qemu/target-i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19 #ifndef CPU_I386_H
  20 #define CPU_I386_H
  21
  22 #include "config.h"
  23 #include "qemu-common.h"
  24
  25 #ifdef TARGET_X86_64
  26 #define TARGET_LONG_BITS 64
  27 #else
  28 #define TARGET_LONG_BITS 32
  29 #endif
  30
  31 /* Maximum instruction code size */
  32 #define TARGET_MAX_INSN_SIZE 16
  33
  34 /* support for self modifying code even if the modified instruction is
  35    close to the modifying instruction */
  36 #define TARGET_HAS_PRECISE_SMC
  37
  38 #ifdef TARGET_X86_64
  39 #define ELF_MACHINE     EM_X86_64
  40 #define ELF_MACHINE_UNAME "x86_64"
  41 #else
  42 #define ELF_MACHINE     EM_386
  43 #define ELF_MACHINE_UNAME "i686"
  44 #endif
  45
  46 #define CPUArchState struct CPUX86State
  47
  48 #include "exec/cpu-defs.h"
  49
  50 #include "fpu/softfloat.h"
  51
  52 #define R_EAX 0
  53 #define R_ECX 1
  54 #define R_EDX 2
  55 #define R_EBX 3
  56 #define R_ESP 4
  57 #define R_EBP 5
  58 #define R_ESI 6
  59 #define R_EDI 7
  60
  61 #define R_AL 0
  62 #define R_CL 1
  63 #define R_DL 2
  64 #define R_BL 3
  65 #define R_AH 4
  66 #define R_CH 5
  67 #define R_DH 6
  68 #define R_BH 7
  69
  70 #define R_ES 0
  71 #define R_CS 1
  72 #define R_SS 2
  73 #define R_DS 3
  74 #define R_FS 4
  75 #define R_GS 5
  76
  77 /* segment descriptor fields */
  78 #define DESC_G_MASK     (1 << 23)
  79 #define DESC_B_SHIFT    22
  80 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  81 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  82 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  83 #define DESC_AVL_MASK   (1 << 20)
  84 #define DESC_P_MASK     (1 << 15)
  85 #define DESC_DPL_SHIFT  13
  86 #define DESC_DPL_MASK   (3 << DESC_DPL_SHIFT)
  87 #define DESC_S_MASK     (1 << 12)
  88 #define DESC_TYPE_SHIFT 8
  89 #define DESC_TYPE_MASK  (15 << DESC_TYPE_SHIFT)
  90 #define DESC_A_MASK     (1 << 8)
  91
  92 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
  93 #define DESC_C_MASK     (1 << 10) /* code: conforming */
  94 #define DESC_R_MASK     (1 << 9)  /* code: readable */
  95
  96 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
  97 #define DESC_W_MASK     (1 << 9)  /* data: writable */
  98
  99 #define DESC_TSS_BUSY_MASK (1 << 9)
 100
 101 /* eflags masks */
 102 #define CC_C    0x0001
 103 #define CC_P    0x0004
 104 #define CC_A    0x0010
 105 #define CC_Z    0x0040
 106 #define CC_S    0x0080
 107 #define CC_O    0x0800
 108
 109 #define TF_SHIFT   8
 110 #define IOPL_SHIFT 12
 111 #define VM_SHIFT   17
 112
 113 #define TF_MASK                 0x00000100
 114 #define IF_MASK                 0x00000200
 115 #define DF_MASK                 0x00000400
 116 #define IOPL_MASK               0x00003000
 117 #define NT_MASK                 0x00004000
 118 #define RF_MASK                 0x00010000
 119 #define VM_MASK                 0x00020000
 120 #define AC_MASK                 0x00040000
 121 #define VIF_MASK                0x00080000
 122 #define VIP_MASK                0x00100000
 123 #define ID_MASK                 0x00200000
 124
 125 /* hidden flags - used internally by qemu to represent additional cpu
 126    states. Only the INHIBIT_IRQ, SMM and SVMI are not redundant. We
 127    avoid using the IOPL_MASK, TF_MASK, VM_MASK and AC_MASK bit
 128    positions to ease oring with eflags. */
 129 /* current cpl */
 130 #define HF_CPL_SHIFT         0
 131 /* true if soft mmu is being used */
 132 #define HF_SOFTMMU_SHIFT     2
 133 /* true if hardware interrupts must be disabled for next instruction */
 134 #define HF_INHIBIT_IRQ_SHIFT 3
 135 /* 16 or 32 segments */
 136 #define HF_CS32_SHIFT        4
 137 #define HF_SS32_SHIFT        5
 138 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 139 #define HF_ADDSEG_SHIFT      6
 140 /* copy of CR0.PE (protected mode) */
 141 #define HF_PE_SHIFT          7
 142 #define HF_TF_SHIFT          8 /* must be same as eflags */
 143 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 144 #define HF_EM_SHIFT         10
 145 #define HF_TS_SHIFT         11
 146 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 147 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 148 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 149 #define HF_RF_SHIFT         16 /* must be same as eflags */
 150 #define HF_VM_SHIFT         17 /* must be same as eflags */
 151 #define HF_AC_SHIFT         18 /* must be same as eflags */
 152 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
 153 #define HF_SVME_SHIFT       20 /* SVME enabled (copy of EFER.SVME) */
 154 #define HF_SVMI_SHIFT       21 /* SVM intercepts are active */
 155 #define HF_OSFXSR_SHIFT     22 /* CR4.OSFXSR */
 156 #define HF_SMAP_SHIFT       23 /* CR4.SMAP */
 157
 158 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 159 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
 160 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 161 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 162 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 163 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 164 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 165 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 166 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 167 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 168 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 169 #define HF_IOPL_MASK         (3 << HF_IOPL_SHIFT)
 170 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 171 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 172 #define HF_RF_MASK           (1 << HF_RF_SHIFT)
 173 #define HF_VM_MASK           (1 << HF_VM_SHIFT)
 174 #define HF_AC_MASK           (1 << HF_AC_SHIFT)
 175 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
 176 #define HF_SVME_MASK         (1 << HF_SVME_SHIFT)
 177 #define HF_SVMI_MASK         (1 << HF_SVMI_SHIFT)
 178 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 179 #define HF_SMAP_MASK         (1 << HF_SMAP_SHIFT)
 180
 181 /* hflags2 */
 182
 183 #define HF2_GIF_SHIFT            0 /* if set CPU takes interrupts */
 184 #define HF2_HIF_SHIFT            1 /* value of IF_MASK when entering SVM */
 185 #define HF2_NMI_SHIFT            2 /* CPU serving NMI */
 186 #define HF2_VINTR_SHIFT          3 /* value of V_INTR_MASKING bit */
 187 #define HF2_SMM_INSIDE_NMI_SHIFT 4 /* CPU serving SMI nested inside NMI */
 188
 189 #define HF2_GIF_MASK            (1 << HF2_GIF_SHIFT)
 190 #define HF2_HIF_MASK            (1 << HF2_HIF_SHIFT)
 191 #define HF2_NMI_MASK            (1 << HF2_NMI_SHIFT)
 192 #define HF2_VINTR_MASK          (1 << HF2_VINTR_SHIFT)
 193 #define HF2_SMM_INSIDE_NMI_MASK (1 << HF2_SMM_INSIDE_NMI_SHIFT)
 194
 195 #define CR0_PE_SHIFT 0
 196 #define CR0_MP_SHIFT 1
 197
 198 #define CR0_PE_MASK  (1U << 0)
 199 #define CR0_MP_MASK  (1U << 1)
 200 #define CR0_EM_MASK  (1U << 2)
 201 #define CR0_TS_MASK  (1U << 3)
 202 #define CR0_ET_MASK  (1U << 4)
 203 #define CR0_NE_MASK  (1U << 5)
 204 #define CR0_WP_MASK  (1U << 16)
 205 #define CR0_AM_MASK  (1U << 18)
 206 #define CR0_PG_MASK  (1U << 31)
 207
 208 #define CR4_VME_MASK  (1U << 0)
 209 #define CR4_PVI_MASK  (1U << 1)
 210 #define CR4_TSD_MASK  (1U << 2)
 211 #define CR4_DE_MASK   (1U << 3)
 212 #define CR4_PSE_MASK  (1U << 4)
 213 #define CR4_PAE_MASK  (1U << 5)
 214 #define CR4_MCE_MASK  (1U << 6)
 215 #define CR4_PGE_MASK  (1U << 7)
 216 #define CR4_PCE_MASK  (1U << 8)
 217 #define CR4_OSFXSR_SHIFT 9
 218 #define CR4_OSFXSR_MASK (1U << CR4_OSFXSR_SHIFT)
 219 #define CR4_OSXMMEXCPT_MASK  (1U << 10)
 220 #define CR4_VMXE_MASK   (1U << 13)
 221 #define CR4_SMXE_MASK   (1U << 14)
 222 #define CR4_FSGSBASE_MASK (1U << 16)
 223 #define CR4_PCIDE_MASK  (1U << 17)
 224 #define CR4_OSXSAVE_MASK (1U << 18)
 225 #define CR4_SMEP_MASK   (1U << 20)
 226 #define CR4_SMAP_MASK   (1U << 21)
 227
 228 #define DR6_BD          (1 << 13)
 229 #define DR6_BS          (1 << 14)
 230 #define DR6_BT          (1 << 15)
 231 #define DR6_FIXED_1     0xffff0ff0
 232
 233 #define DR7_GD          (1 << 13)
 234 #define DR7_TYPE_SHIFT  16
 235 #define DR7_LEN_SHIFT   18
 236 #define DR7_FIXED_1     0x00000400
 237 #define DR7_LOCAL_BP_MASK    0x55
 238 #define DR7_MAX_BP           4
 239 #define DR7_TYPE_BP_INST     0x0
 240 #define DR7_TYPE_DATA_WR     0x1
 241 #define DR7_TYPE_IO_RW       0x2
 242 #define DR7_TYPE_DATA_RW     0x3
 243
 244 #define PG_PRESENT_BIT  0
 245 #define PG_RW_BIT       1
 246 #define PG_USER_BIT     2
 247 #define PG_PWT_BIT      3
 248 #define PG_PCD_BIT      4
 249 #define PG_ACCESSED_BIT 5
 250 #define PG_DIRTY_BIT    6
 251 #define PG_PSE_BIT      7
 252 #define PG_GLOBAL_BIT   8
 253 #define PG_PSE_PAT_BIT  12
 254 #define PG_NX_BIT       63
 255
 256 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 257 #define PG_RW_MASK       (1 << PG_RW_BIT)
 258 #define PG_USER_MASK     (1 << PG_USER_BIT)
 259 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 260 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 261 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 262 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 263 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 264 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 265 #define PG_PSE_PAT_MASK  (1 << PG_PSE_PAT_BIT)
 266 #define PG_ADDRESS_MASK  0x000ffffffffff000LL
 267 #define PG_HI_RSVD_MASK  (PG_ADDRESS_MASK & ~PHYS_ADDR_MASK)
 268 #define PG_HI_USER_MASK  0x7ff0000000000000LL
 269 #define PG_NX_MASK       (1LL << PG_NX_BIT)
 270
 271 #define PG_ERROR_W_BIT     1
 272
 273 #define PG_ERROR_P_MASK    0x01
 274 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 275 #define PG_ERROR_U_MASK    0x04
 276 #define PG_ERROR_RSVD_MASK 0x08
 277 #define PG_ERROR_I_D_MASK  0x10
 278
 279 #define MCG_CTL_P       (1ULL<<8)   /* MCG_CAP register available */
 280 #define MCG_SER_P       (1ULL<<24) /* MCA recovery/new status bits */
 281
 282 #define MCE_CAP_DEF     (MCG_CTL_P|MCG_SER_P)
 283 #define MCE_BANKS_DEF   10
 284
 285 #define MCG_STATUS_RIPV (1ULL<<0)   /* restart ip valid */
 286 #define MCG_STATUS_EIPV (1ULL<<1)   /* ip points to correct instruction */
 287 #define MCG_STATUS_MCIP (1ULL<<2)   /* machine check in progress */
 288
 289 #define MCI_STATUS_VAL   (1ULL<<63)  /* valid error */
 290 #define MCI_STATUS_OVER  (1ULL<<62)  /* previous errors lost */
 291 #define MCI_STATUS_UC    (1ULL<<61)  /* uncorrected error */
 292 #define MCI_STATUS_EN    (1ULL<<60)  /* error enabled */
 293 #define MCI_STATUS_MISCV (1ULL<<59)  /* misc error reg. valid */
 294 #define MCI_STATUS_ADDRV (1ULL<<58)  /* addr reg. valid */
 295 #define MCI_STATUS_PCC   (1ULL<<57)  /* processor context corrupt */
 296 #define MCI_STATUS_S     (1ULL<<56)  /* Signaled machine check */
 297 #define MCI_STATUS_AR    (1ULL<<55)  /* Action required */
 298
 299 /* MISC register defines */
 300 #define MCM_ADDR_SEGOFF  0      /* segment offset */
 301 #define MCM_ADDR_LINEAR  1      /* linear address */
 302 #define MCM_ADDR_PHYS    2      /* physical address */
 303 #define MCM_ADDR_MEM     3      /* memory address */
 304 #define MCM_ADDR_GENERIC 7      /* generic */
 305
 306 #define MSR_IA32_TSC                    0x10
 307 #define MSR_IA32_APICBASE               0x1b
 308 #define MSR_IA32_APICBASE_BSP           (1<<8)
 309 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 310 #define MSR_IA32_APICBASE_BASE          (0xfffffU<<12)
 311 #define MSR_IA32_FEATURE_CONTROL        0x0000003a
 312 #define MSR_TSC_ADJUST                  0x0000003b
 313 #define MSR_IA32_TSCDEADLINE            0x6e0
 314
 315 #define MSR_P6_PERFCTR0                 0xc1
 316
 317 #define MSR_IA32_SMBASE                 0x9e
 318 #define MSR_MTRRcap                     0xfe
 319 #define MSR_MTRRcap_VCNT                8
 320 #define MSR_MTRRcap_FIXRANGE_SUPPORT    (1 << 8)
 321 #define MSR_MTRRcap_WC_SUPPORTED        (1 << 10)
 322
 323 #define MSR_IA32_SYSENTER_CS            0x174
 324 #define MSR_IA32_SYSENTER_ESP           0x175
 325 #define MSR_IA32_SYSENTER_EIP           0x176
 326
 327 #define MSR_MCG_CAP                     0x179
 328 #define MSR_MCG_STATUS                  0x17a
 329 #define MSR_MCG_CTL                     0x17b
 330
 331 #define MSR_P6_EVNTSEL0                 0x186
 332
 333 #define MSR_IA32_PERF_STATUS            0x198
 334
 335 #define MSR_IA32_MISC_ENABLE            0x1a0
 336 /* Indicates good rep/movs microcode on some processors: */
 337 #define MSR_IA32_MISC_ENABLE_DEFAULT    1
 338
 339 #define MSR_MTRRphysBase(reg)           (0x200 + 2 * (reg))
 340 #define MSR_MTRRphysMask(reg)           (0x200 + 2 * (reg) + 1)
 341
 342 #define MSR_MTRRphysIndex(addr)         ((((addr) & ~1u) - 0x200) / 2)
 343
 344 #define MSR_MTRRfix64K_00000            0x250
 345 #define MSR_MTRRfix16K_80000            0x258
 346 #define MSR_MTRRfix16K_A0000            0x259
 347 #define MSR_MTRRfix4K_C0000             0x268
 348 #define MSR_MTRRfix4K_C8000             0x269
 349 #define MSR_MTRRfix4K_D0000             0x26a
 350 #define MSR_MTRRfix4K_D8000             0x26b
 351 #define MSR_MTRRfix4K_E0000             0x26c
 352 #define MSR_MTRRfix4K_E8000             0x26d
 353 #define MSR_MTRRfix4K_F0000             0x26e
 354 #define MSR_MTRRfix4K_F8000             0x26f
 355
 356 #define MSR_PAT                         0x277
 357
 358 #define MSR_MTRRdefType                 0x2ff
 359
 360 #define MSR_CORE_PERF_FIXED_CTR0        0x309
 361 #define MSR_CORE_PERF_FIXED_CTR1        0x30a
 362 #define MSR_CORE_PERF_FIXED_CTR2        0x30b
 363 #define MSR_CORE_PERF_FIXED_CTR_CTRL    0x38d
 364 #define MSR_CORE_PERF_GLOBAL_STATUS     0x38e
 365 #define MSR_CORE_PERF_GLOBAL_CTRL       0x38f
 366 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL   0x390
 367
 368 #define MSR_MC0_CTL                     0x400
 369 #define MSR_MC0_STATUS                  0x401
 370 #define MSR_MC0_ADDR                    0x402
 371 #define MSR_MC0_MISC                    0x403
 372
 373 #define MSR_EFER                        0xc0000080
 374
 375 #define MSR_EFER_SCE   (1 << 0)
 376 #define MSR_EFER_LME   (1 << 8)
 377 #define MSR_EFER_LMA   (1 << 10)
 378 #define MSR_EFER_NXE   (1 << 11)
 379 #define MSR_EFER_SVME  (1 << 12)
 380 #define MSR_EFER_FFXSR (1 << 14)
 381
 382 #define MSR_STAR                        0xc0000081
 383 #define MSR_LSTAR                       0xc0000082
 384 #define MSR_CSTAR                       0xc0000083
 385 #define MSR_FMASK                       0xc0000084
 386 #define MSR_FSBASE                      0xc0000100
 387 #define MSR_GSBASE                      0xc0000101
 388 #define MSR_KERNELGSBASE                0xc0000102
 389 #define MSR_TSC_AUX                     0xc0000103
 390
 391 #define MSR_VM_HSAVE_PA                 0xc0010117
 392
 393 #define MSR_IA32_BNDCFGS                0x00000d90
 394 #define MSR_IA32_XSS                    0x00000da0
 395
 396 #define XSTATE_FP                       (1ULL << 0)
 397 #define XSTATE_SSE                      (1ULL << 1)
 398 #define XSTATE_YMM                      (1ULL << 2)
 399 #define XSTATE_BNDREGS                  (1ULL << 3)
 400 #define XSTATE_BNDCSR                   (1ULL << 4)
 401 #define XSTATE_OPMASK                   (1ULL << 5)
 402 #define XSTATE_ZMM_Hi256                (1ULL << 6)
 403 #define XSTATE_Hi16_ZMM                 (1ULL << 7)
 404
 405
 406 /* CPUID feature words */
 407 typedef enum FeatureWord {
 408     FEAT_1_EDX,         /* CPUID[1].EDX */
 409     FEAT_1_ECX,         /* CPUID[1].ECX */
 410     FEAT_7_0_EBX,       /* CPUID[EAX=7,ECX=0].EBX */
 411     FEAT_8000_0001_EDX, /* CPUID[8000_0001].EDX */
 412     FEAT_8000_0001_ECX, /* CPUID[8000_0001].ECX */
 413     FEAT_8000_0007_EDX, /* CPUID[8000_0007].EDX */
 414     FEAT_C000_0001_EDX, /* CPUID[C000_0001].EDX */
 415     FEAT_KVM,           /* CPUID[4000_0001].EAX (KVM_CPUID_FEATURES) */
 416     FEAT_SVM,           /* CPUID[8000_000A].EDX */
 417     FEAT_XSAVE,         /* CPUID[EAX=0xd,ECX=1].EAX */
 418     FEAT_6_EAX,         /* CPUID[6].EAX */
 419     FEATURE_WORDS,
 420 } FeatureWord;
 421
 422 typedef uint32_t FeatureWordArray[FEATURE_WORDS];
 423
 424 /* cpuid_features bits */
 425 #define CPUID_FP87 (1U << 0)
 426 #define CPUID_VME  (1U << 1)
 427 #define CPUID_DE   (1U << 2)
 428 #define CPUID_PSE  (1U << 3)
 429 #define CPUID_TSC  (1U << 4)
 430 #define CPUID_MSR  (1U << 5)
 431 #define CPUID_PAE  (1U << 6)
 432 #define CPUID_MCE  (1U << 7)
 433 #define CPUID_CX8  (1U << 8)
 434 #define CPUID_APIC (1U << 9)
 435 #define CPUID_SEP  (1U << 11) /* sysenter/sysexit */
 436 #define CPUID_MTRR (1U << 12)
 437 #define CPUID_PGE  (1U << 13)
 438 #define CPUID_MCA  (1U << 14)
 439 #define CPUID_CMOV (1U << 15)
 440 #define CPUID_PAT  (1U << 16)
 441 #define CPUID_PSE36   (1U << 17)
 442 #define CPUID_PN   (1U << 18)
 443 #define CPUID_CLFLUSH (1U << 19)
 444 #define CPUID_DTS (1U << 21)
 445 #define CPUID_ACPI (1U << 22)
 446 #define CPUID_MMX  (1U << 23)
 447 #define CPUID_FXSR (1U << 24)
 448 #define CPUID_SSE  (1U << 25)
 449 #define CPUID_SSE2 (1U << 26)
 450 #define CPUID_SS (1U << 27)
 451 #define CPUID_HT (1U << 28)
 452 #define CPUID_TM (1U << 29)
 453 #define CPUID_IA64 (1U << 30)
 454 #define CPUID_PBE (1U << 31)
 455
 456 #define CPUID_EXT_SSE3     (1U << 0)
 457 #define CPUID_EXT_PCLMULQDQ (1U << 1)
 458 #define CPUID_EXT_DTES64   (1U << 2)
 459 #define CPUID_EXT_MONITOR  (1U << 3)
 460 #define CPUID_EXT_DSCPL    (1U << 4)
 461 #define CPUID_EXT_VMX      (1U << 5)
 462 #define CPUID_EXT_SMX      (1U << 6)
 463 #define CPUID_EXT_EST      (1U << 7)
 464 #define CPUID_EXT_TM2      (1U << 8)
 465 #define CPUID_EXT_SSSE3    (1U << 9)
 466 #define CPUID_EXT_CID      (1U << 10)
 467 #define CPUID_EXT_FMA      (1U << 12)
 468 #define CPUID_EXT_CX16     (1U << 13)
 469 #define CPUID_EXT_XTPR     (1U << 14)
 470 #define CPUID_EXT_PDCM     (1U << 15)
 471 #define CPUID_EXT_PCID     (1U << 17)
 472 #define CPUID_EXT_DCA      (1U << 18)
 473 #define CPUID_EXT_SSE41    (1U << 19)
 474 #define CPUID_EXT_SSE42    (1U << 20)
 475 #define CPUID_EXT_X2APIC   (1U << 21)
 476 #define CPUID_EXT_MOVBE    (1U << 22)
 477 #define CPUID_EXT_POPCNT   (1U << 23)
 478 #define CPUID_EXT_TSC_DEADLINE_TIMER (1U << 24)
 479 #define CPUID_EXT_AES      (1U << 25)
 480 #define CPUID_EXT_XSAVE    (1U << 26)
 481 #define CPUID_EXT_OSXSAVE  (1U << 27)
 482 #define CPUID_EXT_AVX      (1U << 28)
 483 #define CPUID_EXT_F16C     (1U << 29)
 484 #define CPUID_EXT_RDRAND   (1U << 30)
 485 #define CPUID_EXT_HYPERVISOR  (1U << 31)
 486
 487 #define CPUID_EXT2_FPU     (1U << 0)
 488 #define CPUID_EXT2_VME     (1U << 1)
 489 #define CPUID_EXT2_DE      (1U << 2)
 490 #define CPUID_EXT2_PSE     (1U << 3)
 491 #define CPUID_EXT2_TSC     (1U << 4)
 492 #define CPUID_EXT2_MSR     (1U << 5)
 493 #define CPUID_EXT2_PAE     (1U << 6)
 494 #define CPUID_EXT2_MCE     (1U << 7)
 495 #define CPUID_EXT2_CX8     (1U << 8)
 496 #define CPUID_EXT2_APIC    (1U << 9)
 497 #define CPUID_EXT2_SYSCALL (1U << 11)
 498 #define CPUID_EXT2_MTRR    (1U << 12)
 499 #define CPUID_EXT2_PGE     (1U << 13)
 500 #define CPUID_EXT2_MCA     (1U << 14)
 501 #define CPUID_EXT2_CMOV    (1U << 15)
 502 #define CPUID_EXT2_PAT     (1U << 16)
 503 #define CPUID_EXT2_PSE36   (1U << 17)
 504 #define CPUID_EXT2_MP      (1U << 19)
 505 #define CPUID_EXT2_NX      (1U << 20)
 506 #define CPUID_EXT2_MMXEXT  (1U << 22)
 507 #define CPUID_EXT2_MMX     (1U << 23)
 508 #define CPUID_EXT2_FXSR    (1U << 24)
 509 #define CPUID_EXT2_FFXSR   (1U << 25)
 510 #define CPUID_EXT2_PDPE1GB (1U << 26)
 511 #define CPUID_EXT2_RDTSCP  (1U << 27)
 512 #define CPUID_EXT2_LM      (1U << 29)
 513 #define CPUID_EXT2_3DNOWEXT (1U << 30)
 514 #define CPUID_EXT2_3DNOW   (1U << 31)
 515
 516 /* CPUID[8000_0001].EDX bits that are aliase of CPUID[1].EDX bits on AMD CPUs */
 517 #define CPUID_EXT2_AMD_ALIASES (CPUID_EXT2_FPU | CPUID_EXT2_VME | \
 518                                 CPUID_EXT2_DE | CPUID_EXT2_PSE | \
 519                                 CPUID_EXT2_TSC | CPUID_EXT2_MSR | \
 520                                 CPUID_EXT2_PAE | CPUID_EXT2_MCE | \
 521                                 CPUID_EXT2_CX8 | CPUID_EXT2_APIC | \
 522                                 CPUID_EXT2_MTRR | CPUID_EXT2_PGE | \
 523                                 CPUID_EXT2_MCA | CPUID_EXT2_CMOV | \
 524                                 CPUID_EXT2_PAT | CPUID_EXT2_PSE36 | \
 525                                 CPUID_EXT2_MMX | CPUID_EXT2_FXSR)
 526
 527 #define CPUID_EXT3_LAHF_LM (1U << 0)
 528 #define CPUID_EXT3_CMP_LEG (1U << 1)
 529 #define CPUID_EXT3_SVM     (1U << 2)
 530 #define CPUID_EXT3_EXTAPIC (1U << 3)
 531 #define CPUID_EXT3_CR8LEG  (1U << 4)
 532 #define CPUID_EXT3_ABM     (1U << 5)
 533 #define CPUID_EXT3_SSE4A   (1U << 6)
 534 #define CPUID_EXT3_MISALIGNSSE (1U << 7)
 535 #define CPUID_EXT3_3DNOWPREFETCH (1U << 8)
 536 #define CPUID_EXT3_OSVW    (1U << 9)
 537 #define CPUID_EXT3_IBS     (1U << 10)
 538 #define CPUID_EXT3_XOP     (1U << 11)
 539 #define CPUID_EXT3_SKINIT  (1U << 12)
 540 #define CPUID_EXT3_WDT     (1U << 13)
 541 #define CPUID_EXT3_LWP     (1U << 15)
 542 #define CPUID_EXT3_FMA4    (1U << 16)
 543 #define CPUID_EXT3_TCE     (1U << 17)
 544 #define CPUID_EXT3_NODEID  (1U << 19)
 545 #define CPUID_EXT3_TBM     (1U << 21)
 546 #define CPUID_EXT3_TOPOEXT (1U << 22)
 547 #define CPUID_EXT3_PERFCORE (1U << 23)
 548 #define CPUID_EXT3_PERFNB  (1U << 24)
 549
 550 #define CPUID_SVM_NPT          (1U << 0)
 551 #define CPUID_SVM_LBRV         (1U << 1)
 552 #define CPUID_SVM_SVMLOCK      (1U << 2)
 553 #define CPUID_SVM_NRIPSAVE     (1U << 3)
 554 #define CPUID_SVM_TSCSCALE     (1U << 4)
 555 #define CPUID_SVM_VMCBCLEAN    (1U << 5)
 556 #define CPUID_SVM_FLUSHASID    (1U << 6)
 557 #define CPUID_SVM_DECODEASSIST (1U << 7)
 558 #define CPUID_SVM_PAUSEFILTER  (1U << 10)
 559 #define CPUID_SVM_PFTHRESHOLD  (1U << 12)
 560
 561 #define CPUID_7_0_EBX_FSGSBASE (1U << 0)
 562 #define CPUID_7_0_EBX_BMI1     (1U << 3)
 563 #define CPUID_7_0_EBX_HLE      (1U << 4)
 564 #define CPUID_7_0_EBX_AVX2     (1U << 5)
 565 #define CPUID_7_0_EBX_SMEP     (1U << 7)
 566 #define CPUID_7_0_EBX_BMI2     (1U << 8)
 567 #define CPUID_7_0_EBX_ERMS     (1U << 9)
 568 #define CPUID_7_0_EBX_INVPCID  (1U << 10)
 569 #define CPUID_7_0_EBX_RTM      (1U << 11)
 570 #define CPUID_7_0_EBX_MPX      (1U << 14)
 571 #define CPUID_7_0_EBX_AVX512F  (1U << 16) /* AVX-512 Foundation */
 572 #define CPUID_7_0_EBX_RDSEED   (1U << 18)
 573 #define CPUID_7_0_EBX_ADX      (1U << 19)
 574 #define CPUID_7_0_EBX_SMAP     (1U << 20)
 575 #define CPUID_7_0_EBX_AVX512PF (1U << 26) /* AVX-512 Prefetch */
 576 #define CPUID_7_0_EBX_AVX512ER (1U << 27) /* AVX-512 Exponential and Reciprocal */
 577 #define CPUID_7_0_EBX_AVX512CD (1U << 28) /* AVX-512 Conflict Detection */
 578
 579 #define CPUID_XSAVE_XSAVEOPT   (1U << 0)
 580 #define CPUID_XSAVE_XSAVEC     (1U << 1)
 581 #define CPUID_XSAVE_XGETBV1    (1U << 2)
 582 #define CPUID_XSAVE_XSAVES     (1U << 3)
 583
 584 #define CPUID_6_EAX_ARAT       (1U << 2)
 585
 586 /* CPUID[0x80000007].EDX flags: */
 587 #define CPUID_APM_INVTSC       (1U << 8)
 588
 589 #define CPUID_VENDOR_SZ      12
 590
 591 #define CPUID_VENDOR_INTEL_1 0x756e6547 /* "Genu" */
 592 #define CPUID_VENDOR_INTEL_2 0x49656e69 /* "ineI" */
 593 #define CPUID_VENDOR_INTEL_3 0x6c65746e /* "ntel" */
 594 #define CPUID_VENDOR_INTEL "GenuineIntel"
 595
 596 #define CPUID_VENDOR_AMD_1   0x68747541 /* "Auth" */
 597 #define CPUID_VENDOR_AMD_2   0x69746e65 /* "enti" */
 598 #define CPUID_VENDOR_AMD_3   0x444d4163 /* "cAMD" */
 599 #define CPUID_VENDOR_AMD   "AuthenticAMD"
 600
 601 #define CPUID_VENDOR_VIA   "CentaurHauls"
 602
 603 #define CPUID_MWAIT_IBE     (1U << 1) /* Interrupts can exit capability */
 604 #define CPUID_MWAIT_EMX     (1U << 0) /* enumeration supported */
 605
 606 #ifndef HYPERV_SPINLOCK_NEVER_RETRY
 607 #define HYPERV_SPINLOCK_NEVER_RETRY             0xFFFFFFFF
 608 #endif
 609
 610 #define EXCP00_DIVZ     0
 611 #define EXCP01_DB       1
 612 #define EXCP02_NMI      2
 613 #define EXCP03_INT3     3
 614 #define EXCP04_INTO     4
 615 #define EXCP05_BOUND    5
 616 #define EXCP06_ILLOP    6
 617 #define EXCP07_PREX     7
 618 #define EXCP08_DBLE     8
 619 #define EXCP09_XERR     9
 620 #define EXCP0A_TSS      10
 621 #define EXCP0B_NOSEG    11
 622 #define EXCP0C_STACK    12
 623 #define EXCP0D_GPF      13
 624 #define EXCP0E_PAGE     14
 625 #define EXCP10_COPR     16
 626 #define EXCP11_ALGN     17
 627 #define EXCP12_MCHK     18
 628
 629 #define EXCP_SYSCALL    0x100 /* only happens in user only emulation
 630                                  for syscall instruction */
 631
 632 /* i386-specific interrupt pending bits.  */
 633 #define CPU_INTERRUPT_POLL      CPU_INTERRUPT_TGT_EXT_1
 634 #define CPU_INTERRUPT_SMI       CPU_INTERRUPT_TGT_EXT_2
 635 #define CPU_INTERRUPT_NMI       CPU_INTERRUPT_TGT_EXT_3
 636 #define CPU_INTERRUPT_MCE       CPU_INTERRUPT_TGT_EXT_4
 637 #define CPU_INTERRUPT_VIRQ      CPU_INTERRUPT_TGT_INT_0
 638 #define CPU_INTERRUPT_SIPI      CPU_INTERRUPT_TGT_INT_1
 639 #define CPU_INTERRUPT_TPR       CPU_INTERRUPT_TGT_INT_2
 640
 641 /* Use a clearer name for this.  */
 642 #define CPU_INTERRUPT_INIT      CPU_INTERRUPT_RESET
 643
 644 typedef enum {
 645     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
 646     CC_OP_EFLAGS,  /* all cc are explicitly computed, CC_SRC = flags */
 647
 648     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
 649     CC_OP_MULW,
 650     CC_OP_MULL,
 651     CC_OP_MULQ,
 652
 653     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 654     CC_OP_ADDW,
 655     CC_OP_ADDL,
 656     CC_OP_ADDQ,
 657
 658     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 659     CC_OP_ADCW,
 660     CC_OP_ADCL,
 661     CC_OP_ADCQ,
 662
 663     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 664     CC_OP_SUBW,
 665     CC_OP_SUBL,
 666     CC_OP_SUBQ,
 667
 668     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 669     CC_OP_SBBW,
 670     CC_OP_SBBL,
 671     CC_OP_SBBQ,
 672
 673     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
 674     CC_OP_LOGICW,
 675     CC_OP_LOGICL,
 676     CC_OP_LOGICQ,
 677
 678     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
 679     CC_OP_INCW,
 680     CC_OP_INCL,
 681     CC_OP_INCQ,
 682
 683     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
 684     CC_OP_DECW,
 685     CC_OP_DECL,
 686     CC_OP_DECQ,
 687
 688     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
 689     CC_OP_SHLW,
 690     CC_OP_SHLL,
 691     CC_OP_SHLQ,
 692
 693     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
 694     CC_OP_SARW,
 695     CC_OP_SARL,
 696     CC_OP_SARQ,
 697
 698     CC_OP_BMILGB, /* Z,S via CC_DST, C = SRC==0; O=0; P,A undefined */
 699     CC_OP_BMILGW,
 700     CC_OP_BMILGL,
 701     CC_OP_BMILGQ,
 702
 703     CC_OP_ADCX, /* CC_DST = C, CC_SRC = rest.  */
 704     CC_OP_ADOX, /* CC_DST = O, CC_SRC = rest.  */
 705     CC_OP_ADCOX, /* CC_DST = C, CC_SRC2 = O, CC_SRC = rest.  */
 706
 707     CC_OP_CLR, /* Z set, all other flags clear.  */
 708
 709     CC_OP_NB,
 710 } CCOp;
 711
 712 typedef struct SegmentCache {
 713     uint32_t selector;
 714     target_ulong base;
 715     uint32_t limit;
 716     uint32_t flags;
 717 } SegmentCache;
 718
 719 typedef union {
 720     uint8_t _b[64];
 721     uint16_t _w[32];
 722     uint32_t _l[16];
 723     uint64_t _q[8];
 724     float32 _s[16];
 725     float64 _d[8];
 726 } XMMReg; /* really zmm */
 727
 728 typedef union {
 729     uint8_t _b[8];
 730     uint16_t _w[4];
 731     uint32_t _l[2];
 732     float32 _s[2];
 733     uint64_t q;
 734 } MMXReg;
 735
 736 typedef struct BNDReg {
 737     uint64_t lb;
 738     uint64_t ub;
 739 } BNDReg;
 740
 741 typedef struct BNDCSReg {
 742     uint64_t cfgu;
 743     uint64_t sts;
 744 } BNDCSReg;
 745
 746 #ifdef HOST_WORDS_BIGENDIAN
 747 #define XMM_B(n) _b[63 - (n)]
 748 #define XMM_W(n) _w[31 - (n)]
 749 #define XMM_L(n) _l[15 - (n)]
 750 #define XMM_S(n) _s[15 - (n)]
 751 #define XMM_Q(n) _q[7 - (n)]
 752 #define XMM_D(n) _d[7 - (n)]
 753
 754 #define MMX_B(n) _b[7 - (n)]
 755 #define MMX_W(n) _w[3 - (n)]
 756 #define MMX_L(n) _l[1 - (n)]
 757 #define MMX_S(n) _s[1 - (n)]
 758 #else
 759 #define XMM_B(n) _b[n]
 760 #define XMM_W(n) _w[n]
 761 #define XMM_L(n) _l[n]
 762 #define XMM_S(n) _s[n]
 763 #define XMM_Q(n) _q[n]
 764 #define XMM_D(n) _d[n]
 765
 766 #define MMX_B(n) _b[n]
 767 #define MMX_W(n) _w[n]
 768 #define MMX_L(n) _l[n]
 769 #define MMX_S(n) _s[n]
 770 #endif
 771 #define MMX_Q(n) q
 772
 773 typedef union {
 774     floatx80 d __attribute__((aligned(16)));
 775     MMXReg mmx;
 776 } FPReg;
 777
 778 typedef struct {
 779     uint64_t base;
 780     uint64_t mask;
 781 } MTRRVar;
 782
 783 #define CPU_NB_REGS64 16
 784 #define CPU_NB_REGS32 8
 785
 786 #ifdef TARGET_X86_64
 787 #define CPU_NB_REGS CPU_NB_REGS64
 788 #else
 789 #define CPU_NB_REGS CPU_NB_REGS32
 790 #endif
 791
 792 #define MAX_FIXED_COUNTERS 3
 793 #define MAX_GP_COUNTERS    (MSR_IA32_PERF_STATUS - MSR_P6_EVNTSEL0)
 794
 795 #define NB_MMU_MODES 3
 796
 797 #define NB_OPMASK_REGS 8
 798
 799 typedef enum TPRAccess {
 800     TPR_ACCESS_READ,
 801     TPR_ACCESS_WRITE,
 802 } TPRAccess;
 803
 804 typedef struct CPUX86State {
 805     /* standard registers */
 806     target_ulong regs[CPU_NB_REGS];
 807     target_ulong eip;
 808     target_ulong eflags; /* eflags register. During CPU emulation, CC
 809                         flags and DF are set to zero because they are
 810                         stored elsewhere */
 811
 812     /* emulator internal eflags handling */
 813     target_ulong cc_dst;
 814     target_ulong cc_src;
 815     target_ulong cc_src2;
 816     uint32_t cc_op;
 817     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
 818     uint32_t hflags; /* TB flags, see HF_xxx constants. These flags
 819                         are known at translation time. */
 820     uint32_t hflags2; /* various other flags, see HF2_xxx constants. */
 821
 822     /* segments */
 823     SegmentCache segs[6]; /* selector values */
 824     SegmentCache ldt;
 825     SegmentCache tr;
 826     SegmentCache gdt; /* only base and limit are used */
 827     SegmentCache idt; /* only base and limit are used */
 828
 829     target_ulong cr[5]; /* NOTE: cr1 is unused */
 830     int32_t a20_mask;
 831
 832     BNDReg bnd_regs[4];
 833     BNDCSReg bndcs_regs;
 834     uint64_t msr_bndcfgs;
 835
 836     /* Beginning of state preserved by INIT (dummy marker).  */
 837     struct {} start_init_save;
 838
 839     /* FPU state */
 840     unsigned int fpstt; /* top of stack index */
 841     uint16_t fpus;
 842     uint16_t fpuc;
 843     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
 844     FPReg fpregs[8];
 845     /* KVM-only so far */
 846     uint16_t fpop;
 847     uint64_t fpip;
 848     uint64_t fpdp;
 849
 850     /* emulator internal variables */
 851     float_status fp_status;
 852     floatx80 ft0;
 853
 854     float_status mmx_status; /* for 3DNow! float ops */
 855     float_status sse_status;
 856     uint32_t mxcsr;
 857     XMMReg xmm_regs[CPU_NB_REGS == 8 ? 8 : 32];
 858     XMMReg xmm_t0;
 859     MMXReg mmx_t0;
 860
 861     uint64_t opmask_regs[NB_OPMASK_REGS];
 862
 863     /* sysenter registers */
 864     uint32_t sysenter_cs;
 865     target_ulong sysenter_esp;
 866     target_ulong sysenter_eip;
 867     uint64_t efer;
 868     uint64_t star;
 869
 870     uint64_t vm_hsave;
 871
 872 #ifdef TARGET_X86_64
 873     target_ulong lstar;
 874     target_ulong cstar;
 875     target_ulong fmask;
 876     target_ulong kernelgsbase;
 877 #endif
 878
 879     uint64_t tsc;
 880     uint64_t tsc_adjust;
 881     uint64_t tsc_deadline;
 882
 883     uint64_t mcg_status;
 884     uint64_t msr_ia32_misc_enable;
 885     uint64_t msr_ia32_feature_control;
 886
 887     uint64_t msr_fixed_ctr_ctrl;
 888     uint64_t msr_global_ctrl;
 889     uint64_t msr_global_status;
 890     uint64_t msr_global_ovf_ctrl;
 891     uint64_t msr_fixed_counters[MAX_FIXED_COUNTERS];
 892     uint64_t msr_gp_counters[MAX_GP_COUNTERS];
 893     uint64_t msr_gp_evtsel[MAX_GP_COUNTERS];
 894
 895     uint64_t pat;
 896     uint32_t smbase;
 897
 898     /* End of state preserved by INIT (dummy marker).  */
 899     struct {} end_init_save;
 900
 901     uint64_t system_time_msr;
 902     uint64_t wall_clock_msr;
 903     uint64_t steal_time_msr;
 904     uint64_t async_pf_en_msr;
 905     uint64_t pv_eoi_en_msr;
 906
 907     uint64_t msr_hv_hypercall;
 908     uint64_t msr_hv_guest_os_id;
 909     uint64_t msr_hv_vapic;
 910     uint64_t msr_hv_tsc;
 911
 912     /* exception/interrupt handling */
 913     int error_code;
 914     int exception_is_int;
 915     target_ulong exception_next_eip;
 916     target_ulong dr[8]; /* debug registers */
 917     union {
 918         struct CPUBreakpoint *cpu_breakpoint[4];
 919         struct CPUWatchpoint *cpu_watchpoint[4];
 920     }; /* break/watchpoints for dr[0..3] */
 921     int old_exception;  /* exception in flight */
 922
 923     uint64_t vm_vmcb;
 924     uint64_t tsc_offset;
 925     uint64_t intercept;
 926     uint16_t intercept_cr_read;
 927     uint16_t intercept_cr_write;
 928     uint16_t intercept_dr_read;
 929     uint16_t intercept_dr_write;
 930     uint32_t intercept_exceptions;
 931     uint8_t v_tpr;
 932
 933     /* KVM states, automatically cleared on reset */
 934     uint8_t nmi_injected;
 935     uint8_t nmi_pending;
 936
 937     CPU_COMMON
 938
 939     /* Fields from here on are preserved across CPU reset. */
 940
 941     /* processor features (e.g. for CPUID insn) */
 942     uint32_t cpuid_level;
 943     uint32_t cpuid_xlevel;
 944     uint32_t cpuid_xlevel2;
 945     uint32_t cpuid_vendor1;
 946     uint32_t cpuid_vendor2;
 947     uint32_t cpuid_vendor3;
 948     uint32_t cpuid_version;
 949     FeatureWordArray features;
 950     uint32_t cpuid_model[12];
 951
 952     /* MTRRs */
 953     uint64_t mtrr_fixed[11];
 954     uint64_t mtrr_deftype;
 955     MTRRVar mtrr_var[MSR_MTRRcap_VCNT];
 956
 957     /* For KVM */
 958     uint32_t mp_state;
 959     int32_t exception_injected;
 960     int32_t interrupt_injected;
 961     uint8_t soft_interrupt;
 962     uint8_t has_error_code;
 963     uint32_t sipi_vector;
 964     bool tsc_valid;
 965     int64_t tsc_khz;
 966     void *kvm_xsave_buf;
 967
 968     uint64_t mcg_cap;
 969     uint64_t mcg_ctl;
 970     uint64_t mce_banks[MCE_BANKS_DEF*4];
 971
 972     uint64_t tsc_aux;
 973
 974     /* vmstate */
 975     uint16_t fpus_vmstate;
 976     uint16_t fptag_vmstate;
 977     uint16_t fpregs_format_vmstate;
 978     uint64_t xstate_bv;
 979
 980     uint64_t xcr0;
 981     uint64_t xss;
 982
 983     TPRAccess tpr_access_type;
 984 } CPUX86State;
 985
 986 #include "cpu-qom.h"
 987
 988 X86CPU *cpu_x86_init(const char *cpu_model);
 989 X86CPU *cpu_x86_create(const char *cpu_model, Error **errp);
 990 int cpu_x86_exec(CPUState *cpu);
 991 void x86_cpu_list(FILE *f, fprintf_function cpu_fprintf);
 992 void x86_cpudef_setup(void);
 993 int cpu_x86_support_mca_broadcast(CPUX86State *env);
 994
 995 int cpu_get_pic_interrupt(CPUX86State *s);
 996 /* MSDOS compatibility mode FPU exception support */
 997 void cpu_set_ferr(CPUX86State *s);
 998
 999 /* this function must always be used to load data in the segment
1000    cache: it synchronizes the hflags with the segment cache values */
1001 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
1002                                           int seg_reg, unsigned int selector,
1003                                           target_ulong base,
1004                                           unsigned int limit,
1005                                           unsigned int flags)
1006 {
1007     SegmentCache *sc;
1008     unsigned int new_hflags;
1009
1010     sc = &env->segs[seg_reg];
1011     sc->selector = selector;
1012     sc->base = base;
1013     sc->limit = limit;
1014     sc->flags = flags;
1015
1016     /* update the hidden flags */
1017     {
1018         if (seg_reg == R_CS) {
1019 #ifdef TARGET_X86_64
1020             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
1021                 /* long mode */
1022                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
1023                 env->hflags &= ~(HF_ADDSEG_MASK);
1024             } else
1025 #endif
1026             {
1027                 /* legacy / compatibility case */
1028                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
1029                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
1030                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
1031                     new_hflags;
1032             }
1033         }
1034         if (seg_reg == R_SS) {
1035             int cpl = (flags >> DESC_DPL_SHIFT) & 3;
1036 #if HF_CPL_MASK != 3
1037 #error HF_CPL_MASK is hardcoded
1038 #endif
1039             env->hflags = (env->hflags & ~HF_CPL_MASK) | cpl;
1040         }
1041         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
1042             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
1043         if (env->hflags & HF_CS64_MASK) {
1044             /* zero base assumed for DS, ES and SS in long mode */
1045         } else if (!(env->cr[0] & CR0_PE_MASK) ||
1046                    (env->eflags & VM_MASK) ||
1047                    !(env->hflags & HF_CS32_MASK)) {
1048             /* XXX: try to avoid this test. The problem comes from the
1049                fact that is real mode or vm86 mode we only modify the
1050                'base' and 'selector' fields of the segment cache to go
1051                faster. A solution may be to force addseg to one in
1052                translate-i386.c. */
1053             new_hflags |= HF_ADDSEG_MASK;
1054         } else {
1055             new_hflags |= ((env->segs[R_DS].base |
1056                             env->segs[R_ES].base |
1057                             env->segs[R_SS].base) != 0) <<
1058                 HF_ADDSEG_SHIFT;
1059         }
1060         env->hflags = (env->hflags &
1061                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
1062     }
1063 }
1064
1065 static inline void cpu_x86_load_seg_cache_sipi(X86CPU *cpu,
1066                                                uint8_t sipi_vector)
1067 {
1068     CPUState *cs = CPU(cpu);
1069     CPUX86State *env = &cpu->env;
1070
1071     env->eip = 0;
1072     cpu_x86_load_seg_cache(env, R_CS, sipi_vector << 8,
1073                            sipi_vector << 12,
1074                            env->segs[R_CS].limit,
1075                            env->segs[R_CS].flags);
1076     cs->halted = 0;
1077 }
1078
1079 int cpu_x86_get_descr_debug(CPUX86State *env, unsigned int selector,
1080                             target_ulong *base, unsigned int *limit,
1081                             unsigned int *flags);
1082
1083 /* op_helper.c */
1084 /* used for debug or cpu save/restore */
1085 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, floatx80 f);
1086 floatx80 cpu_set_fp80(uint64_t mant, uint16_t upper);
1087
1088 /* cpu-exec.c */
1089 /* the following helpers are only usable in user mode simulation as
1090    they can trigger unexpected exceptions */
1091 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
1092 void cpu_x86_fsave(CPUX86State *s, target_ulong ptr, int data32);
1093 void cpu_x86_frstor(CPUX86State *s, target_ulong ptr, int data32);
1094
1095 /* you can call this signal handler from your SIGBUS and SIGSEGV
1096    signal handlers to inform the virtual CPU of exceptions. non zero
1097    is returned if the signal was handled by the virtual CPU.  */
1098 int cpu_x86_signal_handler(int host_signum, void *pinfo,
1099                            void *puc);
1100
1101 /* cpuid.c */
1102 void cpu_x86_cpuid(CPUX86State *env, uint32_t index, uint32_t count,
1103                    uint32_t *eax, uint32_t *ebx,
1104                    uint32_t *ecx, uint32_t *edx);
1105 void cpu_clear_apic_feature(CPUX86State *env);
1106 void host_cpuid(uint32_t function, uint32_t count,
1107                 uint32_t *eax, uint32_t *ebx, uint32_t *ecx, uint32_t *edx);
1108
1109 /* helper.c */
1110 int x86_cpu_handle_mmu_fault(CPUState *cpu, vaddr addr,
1111                              int is_write, int mmu_idx);
1112 void x86_cpu_set_a20(X86CPU *cpu, int a20_state);
1113
1114 #ifndef CONFIG_USER_ONLY
1115 uint8_t x86_ldub_phys(CPUState *cs, hwaddr addr);
1116 uint32_t x86_lduw_phys(CPUState *cs, hwaddr addr);
1117 uint32_t x86_ldl_phys(CPUState *cs, hwaddr addr);
1118 uint64_t x86_ldq_phys(CPUState *cs, hwaddr addr);
1119 void x86_stb_phys(CPUState *cs, hwaddr addr, uint8_t val);
1120 void x86_stl_phys_notdirty(CPUState *cs, hwaddr addr, uint32_t val);
1121 void x86_stw_phys(CPUState *cs, hwaddr addr, uint32_t val);
1122 void x86_stl_phys(CPUState *cs, hwaddr addr, uint32_t val);
1123 void x86_stq_phys(CPUState *cs, hwaddr addr, uint64_t val);
1124 #endif
1125
1126 static inline bool hw_local_breakpoint_enabled(unsigned long dr7, int index)
1127 {
1128     return (dr7 >> (index * 2)) & 1;
1129 }
1130
1131 static inline bool hw_global_breakpoint_enabled(unsigned long dr7, int index)
1132 {
1133     return (dr7 >> (index * 2)) & 2;
1134
1135 }
1136 static inline bool hw_breakpoint_enabled(unsigned long dr7, int index)
1137 {
1138     return hw_global_breakpoint_enabled(dr7, index) ||
1139            hw_local_breakpoint_enabled(dr7, index);
1140 }
1141
1142 static inline int hw_breakpoint_type(unsigned long dr7, int index)
1143 {
1144     return (dr7 >> (DR7_TYPE_SHIFT + (index * 4))) & 3;
1145 }
1146
1147 static inline int hw_breakpoint_len(unsigned long dr7, int index)
1148 {
1149     int len = ((dr7 >> (DR7_LEN_SHIFT + (index * 4))) & 3);
1150     return (len == 2) ? 8 : len + 1;
1151 }
1152
1153 void hw_breakpoint_insert(CPUX86State *env, int index);
1154 void hw_breakpoint_remove(CPUX86State *env, int index);
1155 bool check_hw_breakpoints(CPUX86State *env, bool force_dr6_update);
1156 void breakpoint_handler(CPUState *cs);
1157
1158 /* will be suppressed */
1159 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
1160 void cpu_x86_update_cr3(CPUX86State *env, target_ulong new_cr3);
1161 void cpu_x86_update_cr4(CPUX86State *env, uint32_t new_cr4);
1162
1163 /* hw/pc.c */
1164 uint64_t cpu_get_tsc(CPUX86State *env);
1165
1166 #define TARGET_PAGE_BITS 12
1167
1168 #ifdef TARGET_X86_64
1169 #define TARGET_PHYS_ADDR_SPACE_BITS 52
1170 /* ??? This is really 48 bits, sign-extended, but the only thing
1171    accessible to userland with bit 48 set is the VSYSCALL, and that
1172    is handled via other mechanisms.  */
1173 #define TARGET_VIRT_ADDR_SPACE_BITS 47
1174 #else
1175 #define TARGET_PHYS_ADDR_SPACE_BITS 36
1176 #define TARGET_VIRT_ADDR_SPACE_BITS 32
1177 #endif
1178
1179 /* XXX: This value should match the one returned by CPUID
1180  * and in exec.c */
1181 # if defined(TARGET_X86_64)
1182 # define PHYS_ADDR_MASK 0xffffffffffLL
1183 # else
1184 # define PHYS_ADDR_MASK 0xfffffffffLL
1185 # endif
1186
1187 #define cpu_init(cpu_model) CPU(cpu_x86_init(cpu_model))
1188
1189 #define cpu_exec cpu_x86_exec
1190 #define cpu_gen_code cpu_x86_gen_code
1191 #define cpu_signal_handler cpu_x86_signal_handler
1192 #define cpu_list x86_cpu_list
1193 #define cpudef_setup x86_cpudef_setup
1194
1195 /* MMU modes definitions */
1196 #define MMU_MODE0_SUFFIX _ksmap
1197 #define MMU_MODE1_SUFFIX _user
1198 #define MMU_MODE2_SUFFIX _knosmap /* SMAP disabled or CPL<3 && AC=1 */
1199 #define MMU_KSMAP_IDX   0
1200 #define MMU_USER_IDX    1
1201 #define MMU_KNOSMAP_IDX 2
1202 static inline int cpu_mmu_index(CPUX86State *env)
1203 {
1204     return (env->hflags & HF_CPL_MASK) == 3 ? MMU_USER_IDX :
1205         (!(env->hflags & HF_SMAP_MASK) || (env->eflags & AC_MASK))
1206         ? MMU_KNOSMAP_IDX : MMU_KSMAP_IDX;
1207 }
1208
1209 static inline int cpu_mmu_index_kernel(CPUX86State *env)
1210 {
1211     return !(env->hflags & HF_SMAP_MASK) ? MMU_KNOSMAP_IDX :
1212         ((env->hflags & HF_CPL_MASK) < 3 && (env->eflags & AC_MASK))
1213         ? MMU_KNOSMAP_IDX : MMU_KSMAP_IDX;
1214 }
1215
1216 #define CC_DST  (env->cc_dst)
1217 #define CC_SRC  (env->cc_src)
1218 #define CC_SRC2 (env->cc_src2)
1219 #define CC_OP   (env->cc_op)
1220
1221 /* n must be a constant to be efficient */
1222 static inline target_long lshift(target_long x, int n)
1223 {
1224     if (n >= 0) {
1225         return x << n;
1226     } else {
1227         return x >> (-n);
1228     }
1229 }
1230
1231 /* float macros */
1232 #define FT0    (env->ft0)
1233 #define ST0    (env->fpregs[env->fpstt].d)
1234 #define ST(n)  (env->fpregs[(env->fpstt + (n)) & 7].d)
1235 #define ST1    ST(1)
1236
1237 /* translate.c */
1238 void optimize_flags_init(void);
1239
1240 #include "exec/cpu-all.h"
1241 #include "svm.h"
1242
1243 #if !defined(CONFIG_USER_ONLY)
1244 #include "hw/i386/apic.h"
1245 #endif
1246
1247 #include "exec/exec-all.h"
1248
1249 static inline void cpu_get_tb_cpu_state(CPUX86State *env, target_ulong *pc,
1250                                         target_ulong *cs_base, int *flags)
1251 {
1252     *cs_base = env->segs[R_CS].base;
1253     *pc = *cs_base + env->eip;
1254     *flags = env->hflags |
1255         (env->eflags & (IOPL_MASK | TF_MASK | RF_MASK | VM_MASK | AC_MASK));
1256 }
1257
1258 void do_cpu_init(X86CPU *cpu);
1259 void do_cpu_sipi(X86CPU *cpu);
1260
1261 #define MCE_INJECT_BROADCAST    1
1262 #define MCE_INJECT_UNCOND_AO    2
1263
1264 void cpu_x86_inject_mce(Monitor *mon, X86CPU *cpu, int bank,
1265                         uint64_t status, uint64_t mcg_status, uint64_t addr,
1266                         uint64_t misc, int flags);
1267
1268 /* excp_helper.c */
1269 void QEMU_NORETURN raise_exception(CPUX86State *env, int exception_index);
1270 void QEMU_NORETURN raise_exception_err(CPUX86State *env, int exception_index,
1271                                        int error_code);
1272 void QEMU_NORETURN raise_interrupt(CPUX86State *nenv, int intno, int is_int,
1273                                    int error_code, int next_eip_addend);
1274
1275 /* cc_helper.c */
1276 extern const uint8_t parity_table[256];
1277 uint32_t cpu_cc_compute_all(CPUX86State *env1, int op);
1278 void update_fp_status(CPUX86State *env);
1279
1280 static inline uint32_t cpu_compute_eflags(CPUX86State *env)
1281 {
1282     return env->eflags | cpu_cc_compute_all(env, CC_OP) | (env->df & DF_MASK);
1283 }
1284
1285 /* NOTE: the translator must set DisasContext.cc_op to CC_OP_EFLAGS
1286  * after generating a call to a helper that uses this.
1287  */
1288 static inline void cpu_load_eflags(CPUX86State *env, int eflags,
1289                                    int update_mask)
1290 {
1291     CC_SRC = eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
1292     CC_OP = CC_OP_EFLAGS;
1293     env->df = 1 - (2 * ((eflags >> 10) & 1));
1294     env->eflags = (env->eflags & ~update_mask) |
1295         (eflags & update_mask) | 0x2;
1296 }
1297
1298 /* load efer and update the corresponding hflags. XXX: do consistency
1299    checks with cpuid bits? */
1300 static inline void cpu_load_efer(CPUX86State *env, uint64_t val)
1301 {
1302     env->efer = val;
1303     env->hflags &= ~(HF_LMA_MASK | HF_SVME_MASK);
1304     if (env->efer & MSR_EFER_LMA) {
1305         env->hflags |= HF_LMA_MASK;
1306     }
1307     if (env->efer & MSR_EFER_SVME) {
1308         env->hflags |= HF_SVME_MASK;
1309     }
1310 }
1311
1312 static inline MemTxAttrs cpu_get_mem_attrs(CPUX86State *env)
1313 {
1314     return ((MemTxAttrs) { .secure = (env->hflags & HF_SMM_MASK) != 0 });
1315 }
1316
1317 /* fpu_helper.c */
1318 void cpu_set_mxcsr(CPUX86State *env, uint32_t val);
1319 void cpu_set_fpuc(CPUX86State *env, uint16_t val);
1320
1321 /* svm_helper.c */
1322 void cpu_svm_check_intercept_param(CPUX86State *env1, uint32_t type,
1323                                    uint64_t param);
1324 void cpu_vmexit(CPUX86State *nenv, uint32_t exit_code, uint64_t exit_info_1);
1325
1326 /* seg_helper.c */
1327 void do_interrupt_x86_hardirq(CPUX86State *env, int intno, int is_hw);
1328
1329 /* smm_helper.c */
1330 void do_smm_enter(X86CPU *cpu);
1331 void cpu_smm_update(X86CPU *cpu);
1332
1333 void cpu_report_tpr_access(CPUX86State *env, TPRAccess access);
1334
1335 void x86_cpu_compat_set_features(const char *cpu_model, FeatureWord w,
1336                                  uint32_t feat_add, uint32_t feat_remove);
1337
1338 void x86_cpu_compat_kvm_no_autoenable(FeatureWord w, uint32_t features);
1339 void x86_cpu_compat_kvm_no_autodisable(FeatureWord w, uint32_t features);
1340
1341
1342 /* Return name of 32-bit register, from a R_* constant */
1343 const char *get_register_name_32(unsigned int reg);
1344
1345 void enable_compat_apic_id_mode(void);
1346
1347 #define APIC_DEFAULT_ADDRESS 0xfee00000
1348 #define APIC_SPACE_SIZE      0x100000
1349
1350 #endif /* CPU_I386_H */