qemu/roms/seabios/src/hw/tpm_drivers.h

   1 #ifndef TPM_DRIVERS_H
   2 #define TPM_DRIVERS_H
   3
   4 #include "types.h" // u32
   5
   6
   7 enum tpmDurationType {
   8     TPM_DURATION_TYPE_SHORT = 0,
   9     TPM_DURATION_TYPE_MEDIUM,
  10     TPM_DURATION_TYPE_LONG,
  11 };
  12
  13 /* low level driver implementation */
  14 struct tpm_driver {
  15     u32 *timeouts;
  16     u32 *durations;
  17     void (*set_timeouts)(u32 timeouts[4], u32 durations[3]);
  18     u32 (*probe)(void);
  19     u32 (*init)(void);
  20     u32 (*activate)(u8 locty);
  21     u32 (*ready)(void);
  22     u32 (*senddata)(const u8 *const data, u32 len);
  23     u32 (*readresp)(u8 *buffer, u32 *len);
  24     u32 (*waitdatavalid)(void);
  25     u32 (*waitrespready)(enum tpmDurationType to_t);
  26     /* the TPM will be used for buffers of sizes below the sha1threshold
  27        for calculating the hash */
  28     u32 sha1threshold;
  29 };
  30
  31 extern struct tpm_driver tpm_drivers[];
  32
  33
  34 #define TIS_DRIVER_IDX       0
  35 #define TPM_NUM_DRIVERS      1
  36
  37 #define TPM_INVALID_DRIVER  -1
  38
  39 /* TIS driver */
  40 /* address of locality 0 (TIS) */
  41 #define TPM_TIS_BASE_ADDRESS        0xfed40000
  42
  43 #define TIS_REG(LOCTY, REG) \
  44     (void *)(TPM_TIS_BASE_ADDRESS + (LOCTY << 12) + REG)
  45
  46 /* hardware registers */
  47 #define TIS_REG_ACCESS                 0x0
  48 #define TIS_REG_INT_ENABLE             0x8
  49 #define TIS_REG_INT_VECTOR             0xc
  50 #define TIS_REG_INT_STATUS             0x10
  51 #define TIS_REG_INTF_CAPABILITY        0x14
  52 #define TIS_REG_STS                    0x18
  53 #define TIS_REG_DATA_FIFO              0x24
  54 #define TIS_REG_DID_VID                0xf00
  55 #define TIS_REG_RID                    0xf04
  56
  57 #define TIS_STS_VALID                  (1 << 7) /* 0x80 */
  58 #define TIS_STS_COMMAND_READY          (1 << 6) /* 0x40 */
  59 #define TIS_STS_TPM_GO                 (1 << 5) /* 0x20 */
  60 #define TIS_STS_DATA_AVAILABLE         (1 << 4) /* 0x10 */
  61 #define TIS_STS_EXPECT                 (1 << 3) /* 0x08 */
  62 #define TIS_STS_RESPONSE_RETRY         (1 << 1) /* 0x02 */
  63
  64 #define TIS_ACCESS_TPM_REG_VALID_STS   (1 << 7) /* 0x80 */
  65 #define TIS_ACCESS_ACTIVE_LOCALITY     (1 << 5) /* 0x20 */
  66 #define TIS_ACCESS_BEEN_SEIZED         (1 << 4) /* 0x10 */
  67 #define TIS_ACCESS_SEIZE               (1 << 3) /* 0x08 */
  68 #define TIS_ACCESS_PENDING_REQUEST     (1 << 2) /* 0x04 */
  69 #define TIS_ACCESS_REQUEST_USE         (1 << 1) /* 0x02 */
  70 #define TIS_ACCESS_TPM_ESTABLISHMENT   (1 << 0) /* 0x01 */
  71
  72 #define SCALER 10
  73
  74 #define TIS_DEFAULT_TIMEOUT_A          (750  * SCALER)
  75 #define TIS_DEFAULT_TIMEOUT_B          (2000 * SCALER)
  76 #define TIS_DEFAULT_TIMEOUT_C          (750  * SCALER)
  77 #define TIS_DEFAULT_TIMEOUT_D          (750  * SCALER)
  78
  79 enum tisTimeoutType {
  80     TIS_TIMEOUT_TYPE_A = 0,
  81     TIS_TIMEOUT_TYPE_B,
  82     TIS_TIMEOUT_TYPE_C,
  83     TIS_TIMEOUT_TYPE_D,
  84 };
  85
  86 #define TPM_DEFAULT_DURATION_SHORT     (2000  * SCALER)
  87 #define TPM_DEFAULT_DURATION_MEDIUM    (20000 * SCALER)
  88 #define TPM_DEFAULT_DURATION_LONG      (60000 * SCALER)
  89
  90 #endif /* TPM_DRIVERS_H */