qemu/roms/ipxe/src/include/ipxe/efi/IndustryStandard/Pci22.h

   1 /** @file
   2   Support for PCI 2.2 standard.
   3
   4   This file includes the definitions in the following specifications,
   5     PCI Local Bus Specification, 2.2
   6     PCI-to-PCI Bridge Architecture Specification, Revision 1.2
   7     PC Card Standard, 8.0
   8
   9
  10
  11   Copyright (c) 2006 - 2012, Intel Corporation. All rights reserved.<BR>
  12   Copyright (c) 2014, Hewlett-Packard Development Company, L.P.<BR>
  13   This program and the accompanying materials
  14   are licensed and made available under the terms and conditions of the BSD License
  15   which accompanies this distribution.  The full text of the license may be found at
  16   http://opensource.org/licenses/bsd-license.php
  17
  18   THE PROGRAM IS DISTRIBUTED UNDER THE BSD LICENSE ON AN "AS IS" BASIS,
  19   WITHOUT WARRANTIES OR REPRESENTATIONS OF ANY KIND, EITHER EXPRESS OR IMPLIED.
  20
  21 **/
  22
  23 #ifndef _PCI22_H_
  24 #define _PCI22_H_
  25
  26 FILE_LICENCE ( BSD3 );
  27
  28 #define PCI_MAX_BUS     255
  29 #define PCI_MAX_DEVICE  31
  30 #define PCI_MAX_FUNC    7
  31
  32 #pragma pack(1)
  33
  34 ///
  35 /// Common header region in PCI Configuration Space
  36 /// Section 6.1, PCI Local Bus Specification, 2.2
  37 ///
  38 typedef struct {
  39   UINT16  VendorId;
  40   UINT16  DeviceId;
  41   UINT16  Command;
  42   UINT16  Status;
  43   UINT8   RevisionID;
  44   UINT8   ClassCode[3];
  45   UINT8   CacheLineSize;
  46   UINT8   LatencyTimer;
  47   UINT8   HeaderType;
  48   UINT8   BIST;
  49 } PCI_DEVICE_INDEPENDENT_REGION;
  50
  51 ///
  52 /// PCI Device header region in PCI Configuration Space
  53 /// Section 6.1, PCI Local Bus Specification, 2.2
  54 ///
  55 typedef struct {
  56   UINT32  Bar[6];
  57   UINT32  CISPtr;
  58   UINT16  SubsystemVendorID;
  59   UINT16  SubsystemID;
  60   UINT32  ExpansionRomBar;
  61   UINT8   CapabilityPtr;
  62   UINT8   Reserved1[3];
  63   UINT32  Reserved2;
  64   UINT8   InterruptLine;
  65   UINT8   InterruptPin;
  66   UINT8   MinGnt;
  67   UINT8   MaxLat;
  68 } PCI_DEVICE_HEADER_TYPE_REGION;
  69
  70 ///
  71 /// PCI Device Configuration Space
  72 /// Section 6.1, PCI Local Bus Specification, 2.2
  73 ///
  74 typedef struct {
  75   PCI_DEVICE_INDEPENDENT_REGION Hdr;
  76   PCI_DEVICE_HEADER_TYPE_REGION Device;
  77 } PCI_TYPE00;
  78
  79 ///
  80 /// PCI-PCI Bridge header region in PCI Configuration Space
  81 /// Section 3.2, PCI-PCI Bridge Architecture, Version 1.2
  82 ///
  83 typedef struct {
  84   UINT32  Bar[2];
  85   UINT8   PrimaryBus;
  86   UINT8   SecondaryBus;
  87   UINT8   SubordinateBus;
  88   UINT8   SecondaryLatencyTimer;
  89   UINT8   IoBase;
  90   UINT8   IoLimit;
  91   UINT16  SecondaryStatus;
  92   UINT16  MemoryBase;
  93   UINT16  MemoryLimit;
  94   UINT16  PrefetchableMemoryBase;
  95   UINT16  PrefetchableMemoryLimit;
  96   UINT32  PrefetchableBaseUpper32;
  97   UINT32  PrefetchableLimitUpper32;
  98   UINT16  IoBaseUpper16;
  99   UINT16  IoLimitUpper16;
 100   UINT8   CapabilityPtr;
 101   UINT8   Reserved[3];
 102   UINT32  ExpansionRomBAR;
 103   UINT8   InterruptLine;
 104   UINT8   InterruptPin;
 105   UINT16  BridgeControl;
 106 } PCI_BRIDGE_CONTROL_REGISTER;
 107
 108 ///
 109 /// PCI-to-PCI Bridge Configuration Space
 110 /// Section 3.2, PCI-PCI Bridge Architecture, Version 1.2
 111 ///
 112 typedef struct {
 113   PCI_DEVICE_INDEPENDENT_REGION Hdr;
 114   PCI_BRIDGE_CONTROL_REGISTER   Bridge;
 115 } PCI_TYPE01;
 116
 117 typedef union {
 118   PCI_TYPE00  Device;
 119   PCI_TYPE01  Bridge;
 120 } PCI_TYPE_GENERIC;
 121
 122 ///
 123 /// CardBus Conroller Configuration Space,
 124 /// Section 4.5.1, PC Card Standard. 8.0
 125 ///
 126 typedef struct {
 127   UINT32  CardBusSocketReg;     ///< Cardus Socket/ExCA Base
 128   UINT8   Cap_Ptr;
 129   UINT8   Reserved;
 130   UINT16  SecondaryStatus;      ///< Secondary Status
 131   UINT8   PciBusNumber;         ///< PCI Bus Number
 132   UINT8   CardBusBusNumber;     ///< CardBus Bus Number
 133   UINT8   SubordinateBusNumber; ///< Subordinate Bus Number
 134   UINT8   CardBusLatencyTimer;  ///< CardBus Latency Timer
 135   UINT32  MemoryBase0;          ///< Memory Base Register 0
 136   UINT32  MemoryLimit0;         ///< Memory Limit Register 0
 137   UINT32  MemoryBase1;
 138   UINT32  MemoryLimit1;
 139   UINT32  IoBase0;
 140   UINT32  IoLimit0;             ///< I/O Base Register 0
 141   UINT32  IoBase1;              ///< I/O Limit Register 0
 142   UINT32  IoLimit1;
 143   UINT8   InterruptLine;        ///< Interrupt Line
 144   UINT8   InterruptPin;         ///< Interrupt Pin
 145   UINT16  BridgeControl;        ///< Bridge Control
 146 } PCI_CARDBUS_CONTROL_REGISTER;
 147
 148 //
 149 // Definitions of PCI class bytes and manipulation macros.
 150 //
 151 #define PCI_CLASS_OLD                 0x00
 152 #define   PCI_CLASS_OLD_OTHER           0x00
 153 #define   PCI_CLASS_OLD_VGA             0x01
 154
 155 #define PCI_CLASS_MASS_STORAGE        0x01
 156 #define   PCI_CLASS_MASS_STORAGE_SCSI   0x00
 157 #define   PCI_CLASS_MASS_STORAGE_IDE    0x01
 158 #define   PCI_CLASS_MASS_STORAGE_FLOPPY 0x02
 159 #define   PCI_CLASS_MASS_STORAGE_IPI    0x03
 160 #define   PCI_CLASS_MASS_STORAGE_RAID   0x04
 161 #define   PCI_CLASS_MASS_STORAGE_OTHER  0x80
 162
 163 #define PCI_CLASS_NETWORK             0x02
 164 #define   PCI_CLASS_NETWORK_ETHERNET    0x00
 165 #define   PCI_CLASS_NETWORK_TOKENRING   0x01
 166 #define   PCI_CLASS_NETWORK_FDDI        0x02
 167 #define   PCI_CLASS_NETWORK_ATM         0x03
 168 #define   PCI_CLASS_NETWORK_ISDN        0x04
 169 #define   PCI_CLASS_NETWORK_OTHER       0x80
 170
 171 #define PCI_CLASS_DISPLAY             0x03
 172 #define   PCI_CLASS_DISPLAY_VGA         0x00
 173 #define     PCI_IF_VGA_VGA                0x00
 174 #define     PCI_IF_VGA_8514               0x01
 175 #define   PCI_CLASS_DISPLAY_XGA         0x01
 176 #define   PCI_CLASS_DISPLAY_3D          0x02
 177 #define   PCI_CLASS_DISPLAY_OTHER       0x80
 178
 179 #define PCI_CLASS_MEDIA               0x04
 180 #define   PCI_CLASS_MEDIA_VIDEO         0x00
 181 #define   PCI_CLASS_MEDIA_AUDIO         0x01
 182 #define   PCI_CLASS_MEDIA_TELEPHONE     0x02
 183 #define   PCI_CLASS_MEDIA_OTHER         0x80
 184
 185 #define PCI_CLASS_MEMORY_CONTROLLER   0x05
 186 #define   PCI_CLASS_MEMORY_RAM          0x00
 187 #define   PCI_CLASS_MEMORY_FLASH        0x01
 188 #define   PCI_CLASS_MEMORY_OTHER        0x80
 189
 190 #define PCI_CLASS_BRIDGE              0x06
 191 #define   PCI_CLASS_BRIDGE_HOST         0x00
 192 #define   PCI_CLASS_BRIDGE_ISA          0x01
 193 #define   PCI_CLASS_BRIDGE_EISA         0x02
 194 #define   PCI_CLASS_BRIDGE_MCA          0x03
 195 #define   PCI_CLASS_BRIDGE_P2P          0x04
 196 #define     PCI_IF_BRIDGE_P2P             0x00
 197 #define     PCI_IF_BRIDGE_P2P_SUBTRACTIVE 0x01
 198 #define   PCI_CLASS_BRIDGE_PCMCIA       0x05
 199 #define   PCI_CLASS_BRIDGE_NUBUS        0x06
 200 #define   PCI_CLASS_BRIDGE_CARDBUS      0x07
 201 #define   PCI_CLASS_BRIDGE_RACEWAY      0x08
 202 #define   PCI_CLASS_BRIDGE_OTHER        0x80
 203 #define   PCI_CLASS_BRIDGE_ISA_PDECODE  0x80
 204
 205 #define PCI_CLASS_SCC                 0x07  ///< Simple communications controllers
 206 #define   PCI_SUBCLASS_SERIAL           0x00
 207 #define     PCI_IF_GENERIC_XT             0x00
 208 #define     PCI_IF_16450                  0x01
 209 #define     PCI_IF_16550                  0x02
 210 #define     PCI_IF_16650                  0x03
 211 #define     PCI_IF_16750                  0x04
 212 #define     PCI_IF_16850                  0x05
 213 #define     PCI_IF_16950                  0x06
 214 #define   PCI_SUBCLASS_PARALLEL         0x01
 215 #define     PCI_IF_PARALLEL_PORT          0x00
 216 #define     PCI_IF_BI_DIR_PARALLEL_PORT   0x01
 217 #define     PCI_IF_ECP_PARALLEL_PORT      0x02
 218 #define     PCI_IF_1284_CONTROLLER        0x03
 219 #define     PCI_IF_1284_DEVICE            0xFE
 220 #define   PCI_SUBCLASS_MULTIPORT_SERIAL 0x02
 221 #define   PCI_SUBCLASS_MODEM            0x03
 222 #define     PCI_IF_GENERIC_MODEM          0x00
 223 #define     PCI_IF_16450_MODEM            0x01
 224 #define     PCI_IF_16550_MODEM            0x02
 225 #define     PCI_IF_16650_MODEM            0x03
 226 #define     PCI_IF_16750_MODEM            0x04
 227 #define   PCI_SUBCLASS_SCC_OTHER        0x80
 228
 229 #define PCI_CLASS_SYSTEM_PERIPHERAL   0x08
 230 #define   PCI_SUBCLASS_PIC              0x00
 231 #define     PCI_IF_8259_PIC               0x00
 232 #define     PCI_IF_ISA_PIC                0x01
 233 #define     PCI_IF_EISA_PIC               0x02
 234 #define     PCI_IF_APIC_CONTROLLER        0x10  ///< I/O APIC interrupt controller , 32 bye none-prefectable memory.
 235 #define     PCI_IF_APIC_CONTROLLER2       0x20
 236 #define   PCI_SUBCLASS_DMA              0x01
 237 #define     PCI_IF_8237_DMA               0x00
 238 #define     PCI_IF_ISA_DMA                0x01
 239 #define     PCI_IF_EISA_DMA               0x02
 240 #define   PCI_SUBCLASS_TIMER            0x02
 241 #define     PCI_IF_8254_TIMER             0x00
 242 #define     PCI_IF_ISA_TIMER              0x01
 243 #define     PCI_IF_EISA_TIMER             0x02
 244 #define   PCI_SUBCLASS_RTC              0x03
 245 #define     PCI_IF_GENERIC_RTC            0x00
 246 #define     PCI_IF_ISA_RTC                0x01
 247 #define   PCI_SUBCLASS_PNP_CONTROLLER   0x04    ///< HotPlug Controller
 248 #define   PCI_SUBCLASS_PERIPHERAL_OTHER 0x80
 249
 250 #define PCI_CLASS_INPUT_DEVICE        0x09
 251 #define   PCI_SUBCLASS_KEYBOARD         0x00
 252 #define   PCI_SUBCLASS_PEN              0x01
 253 #define   PCI_SUBCLASS_MOUSE_CONTROLLER 0x02
 254 #define   PCI_SUBCLASS_SCAN_CONTROLLER  0x03
 255 #define   PCI_SUBCLASS_GAMEPORT         0x04
 256 #define     PCI_IF_GAMEPORT               0x00
 257 #define     PCI_IF_GAMEPORT1              0x10
 258 #define   PCI_SUBCLASS_INPUT_OTHER      0x80
 259
 260 #define PCI_CLASS_DOCKING_STATION     0x0A
 261 #define   PCI_SUBCLASS_DOCKING_GENERIC  0x00
 262 #define   PCI_SUBCLASS_DOCKING_OTHER    0x80
 263
 264 #define PCI_CLASS_PROCESSOR           0x0B
 265 #define   PCI_SUBCLASS_PROC_386         0x00
 266 #define   PCI_SUBCLASS_PROC_486         0x01
 267 #define   PCI_SUBCLASS_PROC_PENTIUM     0x02
 268 #define   PCI_SUBCLASS_PROC_ALPHA       0x10
 269 #define   PCI_SUBCLASS_PROC_POWERPC     0x20
 270 #define   PCI_SUBCLASS_PROC_MIPS        0x30
 271 #define   PCI_SUBCLASS_PROC_CO_PORC     0x40 ///< Co-Processor
 272
 273 #define PCI_CLASS_SERIAL              0x0C
 274 #define   PCI_CLASS_SERIAL_FIREWIRE     0x00
 275 #define     PCI_IF_1394                   0x00
 276 #define     PCI_IF_1394_OPEN_HCI          0x10
 277 #define   PCI_CLASS_SERIAL_ACCESS_BUS   0x01
 278 #define   PCI_CLASS_SERIAL_SSA          0x02
 279 #define   PCI_CLASS_SERIAL_USB          0x03
 280 #define     PCI_IF_UHCI                   0x00
 281 #define     PCI_IF_OHCI                   0x10
 282 #define     PCI_IF_USB_OTHER              0x80
 283 #define     PCI_IF_USB_DEVICE             0xFE
 284 #define   PCI_CLASS_SERIAL_FIBRECHANNEL 0x04
 285 #define   PCI_CLASS_SERIAL_SMB          0x05
 286
 287 #define PCI_CLASS_WIRELESS            0x0D
 288 #define   PCI_SUBCLASS_IRDA             0x00
 289 #define   PCI_SUBCLASS_IR               0x01
 290 #define   PCI_SUBCLASS_RF               0x10
 291 #define   PCI_SUBCLASS_WIRELESS_OTHER   0x80
 292
 293 #define PCI_CLASS_INTELLIGENT_IO      0x0E
 294
 295 #define PCI_CLASS_SATELLITE           0x0F
 296 #define   PCI_SUBCLASS_TV               0x01
 297 #define   PCI_SUBCLASS_AUDIO            0x02
 298 #define   PCI_SUBCLASS_VOICE            0x03
 299 #define   PCI_SUBCLASS_DATA             0x04
 300
 301 #define PCI_SECURITY_CONTROLLER       0x10   ///< Encryption and decryption controller
 302 #define   PCI_SUBCLASS_NET_COMPUT       0x00
 303 #define   PCI_SUBCLASS_ENTERTAINMENT    0x10
 304 #define   PCI_SUBCLASS_SECURITY_OTHER   0x80
 305
 306 #define PCI_CLASS_DPIO                0x11
 307 #define   PCI_SUBCLASS_DPIO             0x00
 308 #define   PCI_SUBCLASS_DPIO_OTHER       0x80
 309
 310 /**
 311   Macro that checks whether the Base Class code of device matched.
 312
 313   @param  _p      Specified device.
 314   @param  c       Base Class code needs matching.
 315
 316   @retval TRUE    Base Class code matches the specified device.
 317   @retval FALSE   Base Class code doesn't match the specified device.
 318
 319 **/
 320 #define IS_CLASS1(_p, c)              ((_p)->Hdr.ClassCode[2] == (c))
 321 /**
 322   Macro that checks whether the Base Class code and Sub-Class code of device matched.
 323
 324   @param  _p      Specified device.
 325   @param  c       Base Class code needs matching.
 326   @param  s       Sub-Class code needs matching.
 327
 328   @retval TRUE    Base Class code and Sub-Class code match the specified device.
 329   @retval FALSE   Base Class code and Sub-Class code don't match the specified device.
 330
 331 **/
 332 #define IS_CLASS2(_p, c, s)           (IS_CLASS1 (_p, c) && ((_p)->Hdr.ClassCode[1] == (s)))
 333 /**
 334   Macro that checks whether the Base Class code, Sub-Class code and Interface code of device matched.
 335
 336   @param  _p      Specified device.
 337   @param  c       Base Class code needs matching.
 338   @param  s       Sub-Class code needs matching.
 339   @param  p       Interface code needs matching.
 340
 341   @retval TRUE    Base Class code, Sub-Class code and Interface code match the specified device.
 342   @retval FALSE   Base Class code, Sub-Class code and Interface code don't match the specified device.
 343
 344 **/
 345 #define IS_CLASS3(_p, c, s, p)        (IS_CLASS2 (_p, c, s) && ((_p)->Hdr.ClassCode[0] == (p)))
 346
 347 /**
 348   Macro that checks whether device is a display controller.
 349
 350   @param  _p      Specified device.
 351
 352   @retval TRUE    Device is a display controller.
 353   @retval FALSE   Device is not a display controller.
 354
 355 **/
 356 #define IS_PCI_DISPLAY(_p)            IS_CLASS1 (_p, PCI_CLASS_DISPLAY)
 357 /**
 358   Macro that checks whether device is a VGA-compatible controller.
 359
 360   @param  _p      Specified device.
 361
 362   @retval TRUE    Device is a VGA-compatible controller.
 363   @retval FALSE   Device is not a VGA-compatible controller.
 364
 365 **/
 366 #define IS_PCI_VGA(_p)                IS_CLASS3 (_p, PCI_CLASS_DISPLAY, PCI_CLASS_DISPLAY_VGA, PCI_IF_VGA_VGA)
 367 /**
 368   Macro that checks whether device is an 8514-compatible controller.
 369
 370   @param  _p      Specified device.
 371
 372   @retval TRUE    Device is an 8514-compatible controller.
 373   @retval FALSE   Device is not an 8514-compatible controller.
 374
 375 **/
 376 #define IS_PCI_8514(_p)               IS_CLASS3 (_p, PCI_CLASS_DISPLAY, PCI_CLASS_DISPLAY_VGA, PCI_IF_VGA_8514)
 377 /**
 378   Macro that checks whether device is built before the Class Code field was defined.
 379
 380   @param  _p      Specified device.
 381
 382   @retval TRUE    Device is an old device.
 383   @retval FALSE   Device is not an old device.
 384
 385 **/
 386 #define IS_PCI_OLD(_p)                IS_CLASS1 (_p, PCI_CLASS_OLD)
 387 /**
 388   Macro that checks whether device is a VGA-compatible device built before the Class Code field was defined.
 389
 390   @param  _p      Specified device.
 391
 392   @retval TRUE    Device is an old VGA-compatible device.
 393   @retval FALSE   Device is not an old VGA-compatible device.
 394
 395 **/
 396 #define IS_PCI_OLD_VGA(_p)            IS_CLASS2 (_p, PCI_CLASS_OLD, PCI_CLASS_OLD_VGA)
 397 /**
 398   Macro that checks whether device is an IDE controller.
 399
 400   @param  _p      Specified device.
 401
 402   @retval TRUE    Device is an IDE controller.
 403   @retval FALSE   Device is not an IDE controller.
 404
 405 **/
 406 #define IS_PCI_IDE(_p)                IS_CLASS2 (_p, PCI_CLASS_MASS_STORAGE, PCI_CLASS_MASS_STORAGE_IDE)
 407 /**
 408   Macro that checks whether device is a SCSI bus controller.
 409
 410   @param  _p      Specified device.
 411
 412   @retval TRUE    Device is a SCSI bus controller.
 413   @retval FALSE   Device is not a SCSI bus controller.
 414
 415 **/
 416 #define IS_PCI_SCSI(_p)               IS_CLASS2 (_p, PCI_CLASS_MASS_STORAGE, PCI_CLASS_MASS_STORAGE_SCSI)
 417 /**
 418   Macro that checks whether device is a RAID controller.
 419
 420   @param  _p      Specified device.
 421
 422   @retval TRUE    Device is a RAID controller.
 423   @retval FALSE   Device is not a RAID controller.
 424
 425 **/
 426 #define IS_PCI_RAID(_p)               IS_CLASS2 (_p, PCI_CLASS_MASS_STORAGE, PCI_CLASS_MASS_STORAGE_RAID)
 427 /**
 428   Macro that checks whether device is an ISA bridge.
 429
 430   @param  _p      Specified device.
 431
 432   @retval TRUE    Device is an ISA bridge.
 433   @retval FALSE   Device is not an ISA bridge.
 434
 435 **/
 436 #define IS_PCI_LPC(_p)                IS_CLASS2 (_p, PCI_CLASS_BRIDGE, PCI_CLASS_BRIDGE_ISA)
 437 /**
 438   Macro that checks whether device is a PCI-to-PCI bridge.
 439
 440   @param  _p      Specified device.
 441
 442   @retval TRUE    Device is a PCI-to-PCI bridge.
 443   @retval FALSE   Device is not a PCI-to-PCI bridge.
 444
 445 **/
 446 #define IS_PCI_P2P(_p)                IS_CLASS3 (_p, PCI_CLASS_BRIDGE, PCI_CLASS_BRIDGE_P2P, PCI_IF_BRIDGE_P2P)
 447 /**
 448   Macro that checks whether device is a Subtractive Decode PCI-to-PCI bridge.
 449
 450   @param  _p      Specified device.
 451
 452   @retval TRUE    Device is a Subtractive Decode PCI-to-PCI bridge.
 453   @retval FALSE   Device is not a Subtractive Decode PCI-to-PCI bridge.
 454
 455 **/
 456 #define IS_PCI_P2P_SUB(_p)            IS_CLASS3 (_p, PCI_CLASS_BRIDGE, PCI_CLASS_BRIDGE_P2P, PCI_IF_BRIDGE_P2P_SUBTRACTIVE)
 457 /**
 458   Macro that checks whether device is a 16550-compatible serial controller.
 459
 460   @param  _p      Specified device.
 461
 462   @retval TRUE    Device is a 16550-compatible serial controller.
 463   @retval FALSE   Device is not a 16550-compatible serial controller.
 464
 465 **/
 466 #define IS_PCI_16550_SERIAL(_p)       IS_CLASS3 (_p, PCI_CLASS_SCC, PCI_SUBCLASS_SERIAL, PCI_IF_16550)
 467 /**
 468   Macro that checks whether device is a Universal Serial Bus controller.
 469
 470   @param  _p      Specified device.
 471
 472   @retval TRUE    Device is a Universal Serial Bus controller.
 473   @retval FALSE   Device is not a Universal Serial Bus controller.
 474
 475 **/
 476 #define IS_PCI_USB(_p)                IS_CLASS2 (_p, PCI_CLASS_SERIAL, PCI_CLASS_SERIAL_USB)
 477
 478 //
 479 // the definition of Header Type
 480 //
 481 #define HEADER_TYPE_DEVICE            0x00
 482 #define HEADER_TYPE_PCI_TO_PCI_BRIDGE 0x01
 483 #define HEADER_TYPE_CARDBUS_BRIDGE    0x02
 484 #define HEADER_TYPE_MULTI_FUNCTION    0x80
 485 //
 486 // Mask of Header type
 487 //
 488 #define HEADER_LAYOUT_CODE            0x7f
 489 /**
 490   Macro that checks whether device is a PCI-PCI bridge.
 491
 492   @param  _p      Specified device.
 493
 494   @retval TRUE    Device is a PCI-PCI bridge.
 495   @retval FALSE   Device is not a PCI-PCI bridge.
 496
 497 **/
 498 #define IS_PCI_BRIDGE(_p)             (((_p)->Hdr.HeaderType & HEADER_LAYOUT_CODE) == (HEADER_TYPE_PCI_TO_PCI_BRIDGE))
 499 /**
 500   Macro that checks whether device is a CardBus bridge.
 501
 502   @param  _p      Specified device.
 503
 504   @retval TRUE    Device is a CardBus bridge.
 505   @retval FALSE   Device is not a CardBus bridge.
 506
 507 **/
 508 #define IS_CARDBUS_BRIDGE(_p)         (((_p)->Hdr.HeaderType & HEADER_LAYOUT_CODE) == (HEADER_TYPE_CARDBUS_BRIDGE))
 509 /**
 510   Macro that checks whether device is a multiple functions device.
 511
 512   @param  _p      Specified device.
 513
 514   @retval TRUE    Device is a multiple functions device.
 515   @retval FALSE   Device is not a multiple functions device.
 516
 517 **/
 518 #define IS_PCI_MULTI_FUNC(_p)         ((_p)->Hdr.HeaderType & HEADER_TYPE_MULTI_FUNCTION)
 519
 520 ///
 521 /// Rom Base Address in Bridge, defined in PCI-to-PCI Bridge Architecure Specification,
 522 ///
 523 #define PCI_BRIDGE_ROMBAR             0x38
 524
 525 #define PCI_MAX_BAR                   0x0006
 526 #define PCI_MAX_CONFIG_OFFSET         0x0100
 527
 528 #define PCI_VENDOR_ID_OFFSET                        0x00
 529 #define PCI_DEVICE_ID_OFFSET                        0x02
 530 #define PCI_COMMAND_OFFSET                          0x04
 531 #define PCI_PRIMARY_STATUS_OFFSET                   0x06
 532 #define PCI_REVISION_ID_OFFSET                      0x08
 533 #define PCI_CLASSCODE_OFFSET                        0x09
 534 #define PCI_CACHELINE_SIZE_OFFSET                   0x0C
 535 #define PCI_LATENCY_TIMER_OFFSET                    0x0D
 536 #define PCI_HEADER_TYPE_OFFSET                      0x0E
 537 #define PCI_BIST_OFFSET                             0x0F
 538 #define PCI_BASE_ADDRESSREG_OFFSET                  0x10
 539 #define PCI_CARDBUS_CIS_OFFSET                      0x28
 540 #define PCI_SVID_OFFSET                             0x2C ///< SubSystem Vendor id
 541 #define PCI_SUBSYSTEM_VENDOR_ID_OFFSET              0x2C
 542 #define PCI_SID_OFFSET                              0x2E ///< SubSystem ID
 543 #define PCI_SUBSYSTEM_ID_OFFSET                     0x2E
 544 #define PCI_EXPANSION_ROM_BASE                      0x30
 545 #define PCI_CAPBILITY_POINTER_OFFSET                0x34
 546 #define PCI_INT_LINE_OFFSET                         0x3C ///< Interrupt Line Register
 547 #define PCI_INT_PIN_OFFSET                          0x3D ///< Interrupt Pin Register
 548 #define PCI_MAXGNT_OFFSET                           0x3E ///< Max Grant Register
 549 #define PCI_MAXLAT_OFFSET                           0x3F ///< Max Latency Register
 550
 551 //
 552 // defined in PCI-to-PCI Bridge Architecture Specification
 553 //
 554 #define PCI_BRIDGE_PRIMARY_BUS_REGISTER_OFFSET      0x18
 555 #define PCI_BRIDGE_SECONDARY_BUS_REGISTER_OFFSET    0x19
 556 #define PCI_BRIDGE_SUBORDINATE_BUS_REGISTER_OFFSET  0x1a
 557 #define PCI_BRIDGE_STATUS_REGISTER_OFFSET           0x1E
 558 #define PCI_BRIDGE_CONTROL_REGISTER_OFFSET          0x3E
 559
 560 ///
 561 /// Interrupt Line "Unknown" or "No connection" value defined for x86 based system
 562 ///
 563 #define PCI_INT_LINE_UNKNOWN                        0xFF
 564
 565 ///
 566 /// PCI Access Data Format
 567 ///
 568 typedef union {
 569   struct {
 570     UINT32  Reg : 8;
 571     UINT32  Func : 3;
 572     UINT32  Dev : 5;
 573     UINT32  Bus : 8;
 574     UINT32  Reserved : 7;
 575     UINT32  Enable : 1;
 576   } Bits;
 577   UINT32  Uint32;
 578 } PCI_CONFIG_ACCESS_CF8;
 579
 580 #pragma pack()
 581
 582 #define EFI_PCI_COMMAND_IO_SPACE                        BIT0   ///< 0x0001
 583 #define EFI_PCI_COMMAND_MEMORY_SPACE                    BIT1   ///< 0x0002
 584 #define EFI_PCI_COMMAND_BUS_MASTER                      BIT2   ///< 0x0004
 585 #define EFI_PCI_COMMAND_SPECIAL_CYCLE                   BIT3   ///< 0x0008
 586 #define EFI_PCI_COMMAND_MEMORY_WRITE_AND_INVALIDATE     BIT4   ///< 0x0010
 587 #define EFI_PCI_COMMAND_VGA_PALETTE_SNOOP               BIT5   ///< 0x0020
 588 #define EFI_PCI_COMMAND_PARITY_ERROR_RESPOND            BIT6   ///< 0x0040
 589 #define EFI_PCI_COMMAND_STEPPING_CONTROL                BIT7   ///< 0x0080
 590 #define EFI_PCI_COMMAND_SERR                            BIT8   ///< 0x0100
 591 #define EFI_PCI_COMMAND_FAST_BACK_TO_BACK               BIT9   ///< 0x0200
 592
 593 //
 594 // defined in PCI-to-PCI Bridge Architecture Specification
 595 //
 596 #define EFI_PCI_BRIDGE_CONTROL_PARITY_ERROR_RESPONSE    BIT0   ///< 0x0001
 597 #define EFI_PCI_BRIDGE_CONTROL_SERR                     BIT1   ///< 0x0002
 598 #define EFI_PCI_BRIDGE_CONTROL_ISA                      BIT2   ///< 0x0004
 599 #define EFI_PCI_BRIDGE_CONTROL_VGA                      BIT3   ///< 0x0008
 600 #define EFI_PCI_BRIDGE_CONTROL_VGA_16                   BIT4   ///< 0x0010
 601 #define EFI_PCI_BRIDGE_CONTROL_MASTER_ABORT             BIT5   ///< 0x0020
 602 #define EFI_PCI_BRIDGE_CONTROL_RESET_SECONDARY_BUS      BIT6   ///< 0x0040
 603 #define EFI_PCI_BRIDGE_CONTROL_FAST_BACK_TO_BACK        BIT7   ///< 0x0080
 604 #define EFI_PCI_BRIDGE_CONTROL_PRIMARY_DISCARD_TIMER    BIT8   ///< 0x0100
 605 #define EFI_PCI_BRIDGE_CONTROL_SECONDARY_DISCARD_TIMER  BIT9   ///< 0x0200
 606 #define EFI_PCI_BRIDGE_CONTROL_TIMER_STATUS             BIT10  ///< 0x0400
 607 #define EFI_PCI_BRIDGE_CONTROL_DISCARD_TIMER_SERR       BIT11  ///< 0x0800
 608
 609 //
 610 // Following are the PCI-CARDBUS bridge control bit, defined in PC Card Standard
 611 //
 612 #define EFI_PCI_BRIDGE_CONTROL_IREQINT_ENABLE           BIT7   ///< 0x0080
 613 #define EFI_PCI_BRIDGE_CONTROL_RANGE0_MEMORY_TYPE       BIT8   ///< 0x0100
 614 #define EFI_PCI_BRIDGE_CONTROL_RANGE1_MEMORY_TYPE       BIT9   ///< 0x0200
 615 #define EFI_PCI_BRIDGE_CONTROL_WRITE_POSTING_ENABLE     BIT10  ///< 0x0400
 616
 617 //
 618 // Following are the PCI status control bit
 619 //
 620 #define EFI_PCI_STATUS_CAPABILITY                       BIT4   ///< 0x0010
 621 #define EFI_PCI_STATUS_66MZ_CAPABLE                     BIT5   ///< 0x0020
 622 #define EFI_PCI_FAST_BACK_TO_BACK_CAPABLE               BIT7   ///< 0x0080
 623 #define EFI_PCI_MASTER_DATA_PARITY_ERROR                BIT8   ///< 0x0100
 624
 625 ///
 626 /// defined in PC Card Standard
 627 ///
 628 #define EFI_PCI_CARDBUS_BRIDGE_CAPABILITY_PTR 0x14
 629
 630 #pragma pack(1)
 631 //
 632 // PCI Capability List IDs and records
 633 //
 634 #define EFI_PCI_CAPABILITY_ID_PMI     0x01
 635 #define EFI_PCI_CAPABILITY_ID_AGP     0x02
 636 #define EFI_PCI_CAPABILITY_ID_VPD     0x03
 637 #define EFI_PCI_CAPABILITY_ID_SLOTID  0x04
 638 #define EFI_PCI_CAPABILITY_ID_MSI     0x05
 639 #define EFI_PCI_CAPABILITY_ID_HOTPLUG 0x06
 640
 641 ///
 642 /// Capabilities List Header
 643 /// Section 6.7, PCI Local Bus Specification, 2.2
 644 ///
 645 typedef struct {
 646   UINT8 CapabilityID;
 647   UINT8 NextItemPtr;
 648 } EFI_PCI_CAPABILITY_HDR;
 649
 650 ///
 651 /// Power Management Register Block Definition
 652 /// Section 3.2, PCI Power Management Interface Specifiction, Revision 1.2
 653 ///
 654 typedef struct {
 655   EFI_PCI_CAPABILITY_HDR  Hdr;
 656   UINT16                  PMC;
 657   UINT16                  PMCSR;
 658   UINT8                   BridgeExtention;
 659   UINT8                   Data;
 660 } EFI_PCI_CAPABILITY_PMI;
 661
 662 ///
 663 /// PMC - Power Management Capabilities
 664 /// Section 3.2.3, PCI Power Management Interface Specifiction, Revision 1.2
 665 ///
 666 typedef union {
 667   struct {
 668     UINT16 Version : 3;
 669     UINT16 PmeClock : 1;
 670     UINT16 : 1;
 671     UINT16 DeviceSpecificInitialization : 1;
 672     UINT16 AuxCurrent : 3;
 673     UINT16 D1Support : 1;
 674     UINT16 D2Support : 1;
 675     UINT16 PmeSupport : 5;
 676   } Bits;
 677   UINT16 Data;
 678 } EFI_PCI_PMC;
 679
 680 #define EFI_PCI_PMC_D3_COLD_MASK    (BIT15)
 681
 682 ///
 683 /// PMCSR - Power Management Control/Status
 684 /// Section 3.2.4, PCI Power Management Interface Specifiction, Revision 1.2
 685 ///
 686 typedef union {
 687   struct {
 688     UINT16 PowerState : 2;
 689     UINT16 : 6;
 690     UINT16 PmeEnable : 1;
 691     UINT16 DataSelect : 4;
 692     UINT16 DataScale : 2;
 693     UINT16 PmeStatus : 1;
 694   } Bits;
 695   UINT16 Data;
 696 } EFI_PCI_PMCSR;
 697
 698 ///
 699 /// A.G.P Capability
 700 /// Section 6.1.4, Accelerated Graphics Port Interface Specification, Revision 1.0
 701 ///
 702 typedef struct {
 703   EFI_PCI_CAPABILITY_HDR  Hdr;
 704   UINT8                   Rev;
 705   UINT8                   Reserved;
 706   UINT32                  Status;
 707   UINT32                  Command;
 708 } EFI_PCI_CAPABILITY_AGP;
 709
 710 ///
 711 /// VPD Capability Structure
 712 /// Appendix I, PCI Local Bus Specification, 2.2
 713 ///
 714 typedef struct {
 715   EFI_PCI_CAPABILITY_HDR  Hdr;
 716   UINT16                  AddrReg;
 717   UINT32                  DataReg;
 718 } EFI_PCI_CAPABILITY_VPD;
 719
 720 ///
 721 /// Slot Numbering Capabilities Register
 722 /// Section 3.2.6, PCI-to-PCI Bridge Architeture Specification, Revision 1.2
 723 ///
 724 typedef struct {
 725   EFI_PCI_CAPABILITY_HDR  Hdr;
 726   UINT8                   ExpnsSlotReg;
 727   UINT8                   ChassisNo;
 728 } EFI_PCI_CAPABILITY_SLOTID;
 729
 730 ///
 731 /// Message Capability Structure for 32-bit Message Address
 732 /// Section 6.8.1, PCI Local Bus Specification, 2.2
 733 ///
 734 typedef struct {
 735   EFI_PCI_CAPABILITY_HDR  Hdr;
 736   UINT16                  MsgCtrlReg;
 737   UINT32                  MsgAddrReg;
 738   UINT16                  MsgDataReg;
 739 } EFI_PCI_CAPABILITY_MSI32;
 740
 741 ///
 742 /// Message Capability Structure for 64-bit Message Address
 743 /// Section 6.8.1, PCI Local Bus Specification, 2.2
 744 ///
 745 typedef struct {
 746   EFI_PCI_CAPABILITY_HDR  Hdr;
 747   UINT16                  MsgCtrlReg;
 748   UINT32                  MsgAddrRegLsdw;
 749   UINT32                  MsgAddrRegMsdw;
 750   UINT16                  MsgDataReg;
 751 } EFI_PCI_CAPABILITY_MSI64;
 752
 753 ///
 754 /// Capability EFI_PCI_CAPABILITY_ID_HOTPLUG,
 755 /// CompactPCI Hot Swap Specification PICMG 2.1, R1.0
 756 ///
 757 typedef struct {
 758   EFI_PCI_CAPABILITY_HDR  Hdr;
 759   ///
 760   /// not finished - fields need to go here
 761   ///
 762 } EFI_PCI_CAPABILITY_HOTPLUG;
 763
 764 #define DEVICE_ID_NOCARE    0xFFFF
 765
 766 #define PCI_ACPI_UNUSED     0
 767 #define PCI_BAR_NOCHANGE    0
 768 #define PCI_BAR_OLD_ALIGN   0xFFFFFFFFFFFFFFFFULL
 769 #define PCI_BAR_EVEN_ALIGN  0xFFFFFFFFFFFFFFFEULL
 770 #define PCI_BAR_SQUAD_ALIGN 0xFFFFFFFFFFFFFFFDULL
 771 #define PCI_BAR_DQUAD_ALIGN 0xFFFFFFFFFFFFFFFCULL
 772
 773 #define PCI_BAR_IDX0        0x00
 774 #define PCI_BAR_IDX1        0x01
 775 #define PCI_BAR_IDX2        0x02
 776 #define PCI_BAR_IDX3        0x03
 777 #define PCI_BAR_IDX4        0x04
 778 #define PCI_BAR_IDX5        0x05
 779 #define PCI_BAR_ALL         0xFF
 780
 781 ///
 782 /// EFI PCI Option ROM definitions
 783 ///
 784 #define EFI_ROOT_BRIDGE_LIST                            'eprb'
 785 #define EFI_PCI_EXPANSION_ROM_HEADER_EFISIGNATURE       0x0EF1  ///< defined in UEFI Spec.
 786
 787 #define PCI_EXPANSION_ROM_HEADER_SIGNATURE              0xaa55
 788 #define PCI_DATA_STRUCTURE_SIGNATURE                    SIGNATURE_32 ('P', 'C', 'I', 'R')
 789 #define PCI_CODE_TYPE_PCAT_IMAGE                        0x00
 790 #define EFI_PCI_EXPANSION_ROM_HEADER_COMPRESSED         0x0001  ///< defined in UEFI spec.
 791
 792 ///
 793 /// Standard PCI Expansion ROM Header
 794 /// Section 13.4.2, Unified Extensible Firmware Interface Specification, Version 2.1
 795 ///
 796 typedef struct {
 797   UINT16  Signature;    ///< 0xaa55
 798   UINT8   Reserved[0x16];
 799   UINT16  PcirOffset;
 800 } PCI_EXPANSION_ROM_HEADER;
 801
 802 ///
 803 /// Legacy ROM Header Extensions
 804 /// Section 6.3.3.1, PCI Local Bus Specification, 2.2
 805 ///
 806 typedef struct {
 807   UINT16  Signature;    ///< 0xaa55
 808   UINT8   Size512;
 809   UINT8   InitEntryPoint[3];
 810   UINT8   Reserved[0x12];
 811   UINT16  PcirOffset;
 812 } EFI_LEGACY_EXPANSION_ROM_HEADER;
 813
 814 ///
 815 /// PCI Data Structure Format
 816 /// Section 6.3.1.2, PCI Local Bus Specification, 2.2
 817 ///
 818 typedef struct {
 819   UINT32  Signature;    ///< "PCIR"
 820   UINT16  VendorId;
 821   UINT16  DeviceId;
 822   UINT16  Reserved0;
 823   UINT16  Length;
 824   UINT8   Revision;
 825   UINT8   ClassCode[3];
 826   UINT16  ImageLength;
 827   UINT16  CodeRevision;
 828   UINT8   CodeType;
 829   UINT8   Indicator;
 830   UINT16  Reserved1;
 831 } PCI_DATA_STRUCTURE;
 832
 833 ///
 834 /// EFI PCI Expansion ROM Header
 835 /// Section 13.4.2, Unified Extensible Firmware Interface Specification, Version 2.1
 836 ///
 837 typedef struct {
 838   UINT16  Signature;    ///< 0xaa55
 839   UINT16  InitializationSize;
 840   UINT32  EfiSignature; ///< 0x0EF1
 841   UINT16  EfiSubsystem;
 842   UINT16  EfiMachineType;
 843   UINT16  CompressionType;
 844   UINT8   Reserved[8];
 845   UINT16  EfiImageHeaderOffset;
 846   UINT16  PcirOffset;
 847 } EFI_PCI_EXPANSION_ROM_HEADER;
 848
 849 typedef union {
 850   UINT8                           *Raw;
 851   PCI_EXPANSION_ROM_HEADER        *Generic;
 852   EFI_PCI_EXPANSION_ROM_HEADER    *Efi;
 853   EFI_LEGACY_EXPANSION_ROM_HEADER *PcAt;
 854 } EFI_PCI_ROM_HEADER;
 855
 856 #pragma pack()
 857
 858 #endif