qemu/roms/ipxe/src/drivers/net/skge.c

   1 /*
   2  * iPXE driver for Marvell Yukon chipset and SysKonnect Gigabit
   3  * Ethernet adapters. Derived from Linux skge driver (v1.13), which was
   4  * based on earlier sk98lin, e100 and FreeBSD if_sk drivers.
   5  *
   6  * This driver intentionally does not support all the features of the
   7  * original driver such as link fail-over and link management because
   8  * those should be done at higher levels.
   9  *
  10  * Copyright (C) 2004, 2005 Stephen Hemminger <shemminger@osdl.org>
  11  *
  12  * Modified for iPXE, July 2008 by Michael Decker <mrd999@gmail.com>
  13  * Tested and Modified in December 2009 by
  14  *    Thomas Miletich <thomas.miletich@gmail.com>
  15  *
  16  * This program is free software; you can redistribute it and/or modify
  17  * it under the terms of the GNU General Public License as published by
  18  * the Free Software Foundation; either version 2 of the License.
  19  *
  20  * This program is distributed in the hope that it will be useful,
  21  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  22  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  23  * GNU General Public License for more details.
  24  *
  25  * You should have received a copy of the GNU General Public License
  26  * along with this program; if not, write to the Free Software
  27  * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA
  28  * 02110-1301, USA.
  29  */
  30
  31 FILE_LICENCE ( GPL2_ONLY );
  32
  33 #include <stdint.h>
  34 #include <errno.h>
  35 #include <stdio.h>
  36 #include <unistd.h>
  37 #include <ipxe/netdevice.h>
  38 #include <ipxe/ethernet.h>
  39 #include <ipxe/if_ether.h>
  40 #include <ipxe/iobuf.h>
  41 #include <ipxe/malloc.h>
  42 #include <ipxe/pci.h>
  43
  44 #include "skge.h"
  45
  46 static struct pci_device_id skge_id_table[] = {
  47         PCI_ROM(0x10b7, 0x1700,     "3C940",     "3COM 3C940", 0),
  48         PCI_ROM(0x10b7, 0x80eb,     "3C940B",    "3COM 3C940", 0),
  49         PCI_ROM(0x1148, 0x4300,     "GE",        "Syskonnect GE", 0),
  50         PCI_ROM(0x1148, 0x4320,     "YU",        "Syskonnect YU", 0),
  51         PCI_ROM(0x1186, 0x4C00,     "DGE510T",   "DLink DGE-510T", 0),
  52         PCI_ROM(0x1186, 0x4b01,     "DGE530T",   "DLink DGE-530T", 0),
  53         PCI_ROM(0x11ab, 0x4320,     "id4320",    "Marvell id4320", 0),
  54         PCI_ROM(0x11ab, 0x5005,     "id5005",    "Marvell id5005", 0), /* Belkin */
  55         PCI_ROM(0x1371, 0x434e,     "Gigacard",  "CNET Gigacard", 0),
  56         PCI_ROM(0x1737, 0x1064,     "EG1064",    "Linksys EG1064", 0),
  57         PCI_ROM(0x1737, 0xffff,     "id_any",    "Linksys [any]", 0)
  58 };
  59
  60 static int skge_up(struct net_device *dev);
  61 static void skge_down(struct net_device *dev);
  62 static void skge_tx_clean(struct net_device *dev);
  63 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  64 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  65 static void yukon_init(struct skge_hw *hw, int port);
  66 static void genesis_mac_init(struct skge_hw *hw, int port);
  67 static void genesis_link_up(struct skge_port *skge);
  68
  69 static void skge_phyirq(struct skge_hw *hw);
  70 static void skge_poll(struct net_device *dev);
  71 static int skge_xmit_frame(struct net_device *dev, struct io_buffer *iob);
  72 static void skge_net_irq ( struct net_device *dev, int enable );
  73
  74 static void skge_rx_refill(struct net_device *dev);
  75
  76 static struct net_device_operations skge_operations = {
  77         .open     = skge_up,
  78         .close    = skge_down,
  79         .transmit = skge_xmit_frame,
  80         .poll     = skge_poll,
  81         .irq      = skge_net_irq
  82 };
  83
  84 /* Avoid conditionals by using array */
  85 static const int txqaddr[] = { Q_XA1, Q_XA2 };
  86 static const int rxqaddr[] = { Q_R1, Q_R2 };
  87 static const u32 rxirqmask[] = { IS_R1_F, IS_R2_F };
  88 static const u32 txirqmask[] = { IS_XA1_F, IS_XA2_F };
  89 static const u32 napimask[] = { IS_R1_F|IS_XA1_F, IS_R2_F|IS_XA2_F };
  90 static const u32 portmask[] = { IS_PORT_1, IS_PORT_2 };
  91
  92 /* Determine supported/advertised modes based on hardware.
  93  * Note: ethtool ADVERTISED_xxx == SUPPORTED_xxx
  94  */
  95 static u32 skge_supported_modes(const struct skge_hw *hw)
  96 {
  97         u32 supported;
  98
  99         if (hw->copper) {
 100                 supported = SUPPORTED_10baseT_Half
 101                         | SUPPORTED_10baseT_Full
 102                         | SUPPORTED_100baseT_Half
 103                         | SUPPORTED_100baseT_Full
 104                         | SUPPORTED_1000baseT_Half
 105                         | SUPPORTED_1000baseT_Full
 106                         | SUPPORTED_Autoneg| SUPPORTED_TP;
 107
 108                 if (hw->chip_id == CHIP_ID_GENESIS)
 109                         supported &= ~(SUPPORTED_10baseT_Half
 110                                              | SUPPORTED_10baseT_Full
 111                                              | SUPPORTED_100baseT_Half
 112                                              | SUPPORTED_100baseT_Full);
 113
 114                 else if (hw->chip_id == CHIP_ID_YUKON)
 115                         supported &= ~SUPPORTED_1000baseT_Half;
 116         } else
 117                 supported = SUPPORTED_1000baseT_Full | SUPPORTED_1000baseT_Half
 118                         | SUPPORTED_FIBRE | SUPPORTED_Autoneg;
 119
 120         return supported;
 121 }
 122
 123 /* Chip internal frequency for clock calculations */
 124 static inline u32 hwkhz(const struct skge_hw *hw)
 125 {
 126         return (hw->chip_id == CHIP_ID_GENESIS) ? 53125 : 78125;
 127 }
 128
 129 /* Microseconds to chip HZ */
 130 static inline u32 skge_usecs2clk(const struct skge_hw *hw, u32 usec)
 131 {
 132         return hwkhz(hw) * usec / 1000;
 133 }
 134
 135 enum led_mode { LED_MODE_OFF, LED_MODE_ON, LED_MODE_TST };
 136 static void skge_led(struct skge_port *skge, enum led_mode mode)
 137 {
 138         struct skge_hw *hw = skge->hw;
 139         int port = skge->port;
 140
 141         if (hw->chip_id == CHIP_ID_GENESIS) {
 142                 switch (mode) {
 143                 case LED_MODE_OFF:
 144                         if (hw->phy_type == SK_PHY_BCOM)
 145                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_OFF);
 146                         else {
 147                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 0);
 148                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_T_OFF);
 149                         }
 150                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
 151                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 0);
 152                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_T_OFF);
 153                         break;
 154
 155                 case LED_MODE_ON:
 156                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_ON);
 157                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_LINKSYNC_ON);
 158
 159                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 160                         skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
 161
 162                         break;
 163
 164                 case LED_MODE_TST:
 165                         skge_write8(hw, SK_REG(port, RX_LED_TST), LED_T_ON);
 166                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 100);
 167                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 168
 169                         if (hw->phy_type == SK_PHY_BCOM)
 170                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_ON);
 171                         else {
 172                                 skge_write8(hw, SK_REG(port, TX_LED_TST), LED_T_ON);
 173                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 100);
 174                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
 175                         }
 176
 177                 }
 178         } else {
 179                 switch (mode) {
 180                 case LED_MODE_OFF:
 181                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 182                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 183                                      PHY_M_LED_MO_DUP(MO_LED_OFF)  |
 184                                      PHY_M_LED_MO_10(MO_LED_OFF)   |
 185                                      PHY_M_LED_MO_100(MO_LED_OFF)  |
 186                                      PHY_M_LED_MO_1000(MO_LED_OFF) |
 187                                      PHY_M_LED_MO_RX(MO_LED_OFF));
 188                         break;
 189                 case LED_MODE_ON:
 190                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL,
 191                                      PHY_M_LED_PULS_DUR(PULS_170MS) |
 192                                      PHY_M_LED_BLINK_RT(BLINK_84MS) |
 193                                      PHY_M_LEDC_TX_CTRL |
 194                                      PHY_M_LEDC_DP_CTRL);
 195
 196                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 197                                      PHY_M_LED_MO_RX(MO_LED_OFF) |
 198                                      (skge->speed == SPEED_100 ?
 199                                       PHY_M_LED_MO_100(MO_LED_ON) : 0));
 200                         break;
 201                 case LED_MODE_TST:
 202                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 203                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 204                                      PHY_M_LED_MO_DUP(MO_LED_ON)  |
 205                                      PHY_M_LED_MO_10(MO_LED_ON)   |
 206                                      PHY_M_LED_MO_100(MO_LED_ON)  |
 207                                      PHY_M_LED_MO_1000(MO_LED_ON) |
 208                                      PHY_M_LED_MO_RX(MO_LED_ON));
 209                 }
 210         }
 211 }
 212
 213 /*
 214  * I've left in these EEPROM and VPD functions, as someone may desire to
 215  * integrate them in the future. -mdeck
 216  *
 217  * static int skge_get_eeprom_len(struct net_device *dev)
 218  * {
 219  *      struct skge_port *skge = netdev_priv(dev);
 220  *      u32 reg2;
 221  *
 222  *      pci_read_config_dword(skge->hw->pdev, PCI_DEV_REG2, &reg2);
 223  *      return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
 224  * }
 225  *
 226  * static u32 skge_vpd_read(struct pci_dev *pdev, int cap, u16 offset)
 227  * {
 228  *      u32 val;
 229  *
 230  *      pci_write_config_word(pdev, cap + PCI_VPD_ADDR, offset);
 231  *
 232  *      do {
 233  *              pci_read_config_word(pdev, cap + PCI_VPD_ADDR, &offset);
 234  *      } while (!(offset & PCI_VPD_ADDR_F));
 235  *
 236  *      pci_read_config_dword(pdev, cap + PCI_VPD_DATA, &val);
 237  *      return val;
 238  * }
 239  *
 240  * static void skge_vpd_write(struct pci_dev *pdev, int cap, u16 offset, u32 val)
 241  * {
 242  *      pci_write_config_dword(pdev, cap + PCI_VPD_DATA, val);
 243  *      pci_write_config_word(pdev, cap + PCI_VPD_ADDR,
 244  *                            offset | PCI_VPD_ADDR_F);
 245  *
 246  *      do {
 247  *              pci_read_config_word(pdev, cap + PCI_VPD_ADDR, &offset);
 248  *      } while (offset & PCI_VPD_ADDR_F);
 249  * }
 250  *
 251  * static int skge_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
 252  *                         u8 *data)
 253  * {
 254  *      struct skge_port *skge = netdev_priv(dev);
 255  *      struct pci_dev *pdev = skge->hw->pdev;
 256  *      int cap = pci_find_capability(pdev, PCI_CAP_ID_VPD);
 257  *      int length = eeprom->len;
 258  *      u16 offset = eeprom->offset;
 259  *
 260  *      if (!cap)
 261  *              return -EINVAL;
 262  *
 263  *      eeprom->magic = SKGE_EEPROM_MAGIC;
 264  *
 265  *      while (length > 0) {
 266  *              u32 val = skge_vpd_read(pdev, cap, offset);
 267  *              int n = min_t(int, length, sizeof(val));
 268  *
 269  *              memcpy(data, &val, n);
 270  *              length -= n;
 271  *              data += n;
 272  *              offset += n;
 273  *      }
 274  *      return 0;
 275  * }
 276  *
 277  * static int skge_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
 278  *                         u8 *data)
 279  * {
 280  *      struct skge_port *skge = netdev_priv(dev);
 281  *      struct pci_dev *pdev = skge->hw->pdev;
 282  *      int cap = pci_find_capability(pdev, PCI_CAP_ID_VPD);
 283  *      int length = eeprom->len;
 284  *      u16 offset = eeprom->offset;
 285  *
 286  *      if (!cap)
 287  *              return -EINVAL;
 288  *
 289  *      if (eeprom->magic != SKGE_EEPROM_MAGIC)
 290  *              return -EINVAL;
 291  *
 292  *      while (length > 0) {
 293  *              u32 val;
 294  *              int n = min_t(int, length, sizeof(val));
 295  *
 296  *              if (n < sizeof(val))
 297  *                      val = skge_vpd_read(pdev, cap, offset);
 298  *              memcpy(&val, data, n);
 299  *
 300  *              skge_vpd_write(pdev, cap, offset, val);
 301  *
 302  *              length -= n;
 303  *              data += n;
 304  *              offset += n;
 305  *      }
 306  *      return 0;
 307  * }
 308  */
 309
 310 /*
 311  * Allocate ring elements and chain them together
 312  * One-to-one association of board descriptors with ring elements
 313  */
 314 static int skge_ring_alloc(struct skge_ring *ring, void *vaddr, u32 base,
 315                            size_t num)
 316 {
 317         struct skge_tx_desc *d;
 318         struct skge_element *e;
 319         unsigned int i;
 320
 321         ring->start = zalloc(num*sizeof(*e));
 322         if (!ring->start)
 323                 return -ENOMEM;
 324
 325         for (i = 0, e = ring->start, d = vaddr; i < num; i++, e++, d++) {
 326                 e->desc = d;
 327                 if (i == num - 1) {
 328                         e->next = ring->start;
 329                         d->next_offset = base;
 330                 } else {
 331                         e->next = e + 1;
 332                         d->next_offset = base + (i+1) * sizeof(*d);
 333                 }
 334         }
 335         ring->to_use = ring->to_clean = ring->start;
 336
 337         return 0;
 338 }
 339
 340 /* Allocate and setup a new buffer for receiving */
 341 static void skge_rx_setup(struct skge_port *skge __unused,
 342                           struct skge_element *e,
 343                           struct io_buffer *iob, unsigned int bufsize)
 344 {
 345         struct skge_rx_desc *rd = e->desc;
 346         u64 map;
 347
 348         map = ( iob != NULL ) ? virt_to_bus(iob->data) : 0;
 349
 350         rd->dma_lo = map;
 351         rd->dma_hi = map >> 32;
 352         e->iob = iob;
 353         rd->csum1_start = ETH_HLEN;
 354         rd->csum2_start = ETH_HLEN;
 355         rd->csum1 = 0;
 356         rd->csum2 = 0;
 357
 358         wmb();
 359
 360         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | bufsize;
 361 }
 362
 363 /* Resume receiving using existing skb,
 364  * Note: DMA address is not changed by chip.
 365  *       MTU not changed while receiver active.
 366  */
 367 static inline void skge_rx_reuse(struct skge_element *e, unsigned int size)
 368 {
 369         struct skge_rx_desc *rd = e->desc;
 370
 371         rd->csum2 = 0;
 372         rd->csum2_start = ETH_HLEN;
 373
 374         wmb();
 375
 376         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | size;
 377 }
 378
 379
 380 /* Free all  buffers in receive ring, assumes receiver stopped */
 381 static void skge_rx_clean(struct skge_port *skge)
 382 {
 383         struct skge_ring *ring = &skge->rx_ring;
 384         struct skge_element *e;
 385
 386         e = ring->start;
 387         do {
 388                 struct skge_rx_desc *rd = e->desc;
 389                 rd->control = 0;
 390                 if (e->iob) {
 391                         free_iob(e->iob);
 392                         e->iob = NULL;
 393                 }
 394         } while ((e = e->next) != ring->start);
 395 }
 396
 397 static void skge_link_up(struct skge_port *skge)
 398 {
 399         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG),
 400                     LED_BLK_OFF|LED_SYNC_OFF|LED_ON);
 401
 402         netdev_link_up(skge->netdev);
 403
 404         DBG2(PFX "%s: Link is up at %d Mbps, %s duplex\n",
 405              skge->netdev->name, skge->speed,
 406              skge->duplex == DUPLEX_FULL ? "full" : "half");
 407 }
 408
 409 static void skge_link_down(struct skge_port *skge)
 410 {
 411         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
 412         netdev_link_down(skge->netdev);
 413
 414         DBG2(PFX "%s: Link is down.\n", skge->netdev->name);
 415 }
 416
 417
 418 static void xm_link_down(struct skge_hw *hw, int port)
 419 {
 420         struct net_device *dev = hw->dev[port];
 421         struct skge_port *skge = netdev_priv(dev);
 422
 423         xm_write16(hw, port, XM_IMSK, XM_IMSK_DISABLE);
 424
 425         if (netdev_link_ok(dev))
 426                 skge_link_down(skge);
 427 }
 428
 429 static int __xm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
 430 {
 431         int i;
 432
 433         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
 434         *val = xm_read16(hw, port, XM_PHY_DATA);
 435
 436         if (hw->phy_type == SK_PHY_XMAC)
 437                 goto ready;
 438
 439         for (i = 0; i < PHY_RETRIES; i++) {
 440                 if (xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_RDY)
 441                         goto ready;
 442                 udelay(1);
 443         }
 444
 445         return -ETIMEDOUT;
 446  ready:
 447         *val = xm_read16(hw, port, XM_PHY_DATA);
 448
 449         return 0;
 450 }
 451
 452 static u16 xm_phy_read(struct skge_hw *hw, int port, u16 reg)
 453 {
 454         u16 v = 0;
 455         if (__xm_phy_read(hw, port, reg, &v))
 456                 DBG(PFX "%s: phy read timed out\n",
 457                        hw->dev[port]->name);
 458         return v;
 459 }
 460
 461 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
 462 {
 463         int i;
 464
 465         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
 466         for (i = 0; i < PHY_RETRIES; i++) {
 467                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
 468                         goto ready;
 469                 udelay(1);
 470         }
 471         return -EIO;
 472
 473  ready:
 474         xm_write16(hw, port, XM_PHY_DATA, val);
 475         for (i = 0; i < PHY_RETRIES; i++) {
 476                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
 477                         return 0;
 478                 udelay(1);
 479         }
 480         return -ETIMEDOUT;
 481 }
 482
 483 static void genesis_init(struct skge_hw *hw)
 484 {
 485         /* set blink source counter */
 486         skge_write32(hw, B2_BSC_INI, (SK_BLK_DUR * SK_FACT_53) / 100);
 487         skge_write8(hw, B2_BSC_CTRL, BSC_START);
 488
 489         /* configure mac arbiter */
 490         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
 491
 492         /* configure mac arbiter timeout values */
 493         skge_write8(hw, B3_MA_TOINI_RX1, SK_MAC_TO_53);
 494         skge_write8(hw, B3_MA_TOINI_RX2, SK_MAC_TO_53);
 495         skge_write8(hw, B3_MA_TOINI_TX1, SK_MAC_TO_53);
 496         skge_write8(hw, B3_MA_TOINI_TX2, SK_MAC_TO_53);
 497
 498         skge_write8(hw, B3_MA_RCINI_RX1, 0);
 499         skge_write8(hw, B3_MA_RCINI_RX2, 0);
 500         skge_write8(hw, B3_MA_RCINI_TX1, 0);
 501         skge_write8(hw, B3_MA_RCINI_TX2, 0);
 502
 503         /* configure packet arbiter timeout */
 504         skge_write16(hw, B3_PA_CTRL, PA_RST_CLR);
 505         skge_write16(hw, B3_PA_TOINI_RX1, SK_PKT_TO_MAX);
 506         skge_write16(hw, B3_PA_TOINI_TX1, SK_PKT_TO_MAX);
 507         skge_write16(hw, B3_PA_TOINI_RX2, SK_PKT_TO_MAX);
 508         skge_write16(hw, B3_PA_TOINI_TX2, SK_PKT_TO_MAX);
 509 }
 510
 511 static void genesis_reset(struct skge_hw *hw, int port)
 512 {
 513         const u8 zero[8]  = { 0 };
 514         u32 reg;
 515
 516         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 517
 518         /* reset the statistics module */
 519         xm_write32(hw, port, XM_GP_PORT, XM_GP_RES_STAT);
 520         xm_write16(hw, port, XM_IMSK, XM_IMSK_DISABLE);
 521         xm_write32(hw, port, XM_MODE, 0);               /* clear Mode Reg */
 522         xm_write16(hw, port, XM_TX_CMD, 0);     /* reset TX CMD Reg */
 523         xm_write16(hw, port, XM_RX_CMD, 0);     /* reset RX CMD Reg */
 524
 525         /* disable Broadcom PHY IRQ */
 526         if (hw->phy_type == SK_PHY_BCOM)
 527                 xm_write16(hw, port, PHY_BCOM_INT_MASK, 0xffff);
 528
 529         xm_outhash(hw, port, XM_HSM, zero);
 530
 531         /* Flush TX and RX fifo */
 532         reg = xm_read32(hw, port, XM_MODE);
 533         xm_write32(hw, port, XM_MODE, reg | XM_MD_FTF);
 534         xm_write32(hw, port, XM_MODE, reg | XM_MD_FRF);
 535 }
 536
 537
 538 /* Convert mode to MII values  */
 539 static const u16 phy_pause_map[] = {
 540         [FLOW_MODE_NONE] =      0,
 541         [FLOW_MODE_LOC_SEND] =  PHY_AN_PAUSE_ASYM,
 542         [FLOW_MODE_SYMMETRIC] = PHY_AN_PAUSE_CAP,
 543         [FLOW_MODE_SYM_OR_REM]  = PHY_AN_PAUSE_CAP | PHY_AN_PAUSE_ASYM,
 544 };
 545
 546 /* special defines for FIBER (88E1011S only) */
 547 static const u16 fiber_pause_map[] = {
 548         [FLOW_MODE_NONE]        = PHY_X_P_NO_PAUSE,
 549         [FLOW_MODE_LOC_SEND]    = PHY_X_P_ASYM_MD,
 550         [FLOW_MODE_SYMMETRIC]   = PHY_X_P_SYM_MD,
 551         [FLOW_MODE_SYM_OR_REM]  = PHY_X_P_BOTH_MD,
 552 };
 553
 554
 555 /* Check status of Broadcom phy link */
 556 static void bcom_check_link(struct skge_hw *hw, int port)
 557 {
 558         struct net_device *dev = hw->dev[port];
 559         struct skge_port *skge = netdev_priv(dev);
 560         u16 status;
 561
 562         /* read twice because of latch */
 563         xm_phy_read(hw, port, PHY_BCOM_STAT);
 564         status = xm_phy_read(hw, port, PHY_BCOM_STAT);
 565
 566         if ((status & PHY_ST_LSYNC) == 0) {
 567                 xm_link_down(hw, port);
 568                 return;
 569         }
 570
 571         if (skge->autoneg == AUTONEG_ENABLE) {
 572                 u16 lpa, aux;
 573
 574                 if (!(status & PHY_ST_AN_OVER))
 575                         return;
 576
 577                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
 578                 if (lpa & PHY_B_AN_RF) {
 579                         DBG(PFX "%s: remote fault\n",
 580                                dev->name);
 581                         return;
 582                 }
 583
 584                 aux = xm_phy_read(hw, port, PHY_BCOM_AUX_STAT);
 585
 586                 /* Check Duplex mismatch */
 587                 switch (aux & PHY_B_AS_AN_RES_MSK) {
 588                 case PHY_B_RES_1000FD:
 589                         skge->duplex = DUPLEX_FULL;
 590                         break;
 591                 case PHY_B_RES_1000HD:
 592                         skge->duplex = DUPLEX_HALF;
 593                         break;
 594                 default:
 595                         DBG(PFX "%s: duplex mismatch\n",
 596                                dev->name);
 597                         return;
 598                 }
 599
 600                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
 601                 switch (aux & PHY_B_AS_PAUSE_MSK) {
 602                 case PHY_B_AS_PAUSE_MSK:
 603                         skge->flow_status = FLOW_STAT_SYMMETRIC;
 604                         break;
 605                 case PHY_B_AS_PRR:
 606                         skge->flow_status = FLOW_STAT_REM_SEND;
 607                         break;
 608                 case PHY_B_AS_PRT:
 609                         skge->flow_status = FLOW_STAT_LOC_SEND;
 610                         break;
 611                 default:
 612                         skge->flow_status = FLOW_STAT_NONE;
 613                 }
 614                 skge->speed = SPEED_1000;
 615         }
 616
 617         if (!netdev_link_ok(dev))
 618                 genesis_link_up(skge);
 619 }
 620
 621 /* Broadcom 5400 only supports giagabit! SysKonnect did not put an additional
 622  * Phy on for 100 or 10Mbit operation
 623  */
 624 static void bcom_phy_init(struct skge_port *skge)
 625 {
 626         struct skge_hw *hw = skge->hw;
 627         int port = skge->port;
 628         unsigned int i;
 629         u16 id1, r, ext, ctl;
 630
 631         /* magic workaround patterns for Broadcom */
 632         static const struct {
 633                 u16 reg;
 634                 u16 val;
 635         } A1hack[] = {
 636                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1104 },
 637                 { 0x17, 0x0013 }, { 0x15, 0x0404 }, { 0x17, 0x8006 },
 638                 { 0x15, 0x0132 }, { 0x17, 0x8006 }, { 0x15, 0x0232 },
 639                 { 0x17, 0x800D }, { 0x15, 0x000F }, { 0x18, 0x0420 },
 640         }, C0hack[] = {
 641                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1204 },
 642                 { 0x17, 0x0013 }, { 0x15, 0x0A04 }, { 0x18, 0x0420 },
 643         };
 644
 645         /* read Id from external PHY (all have the same address) */
 646         id1 = xm_phy_read(hw, port, PHY_XMAC_ID1);
 647
 648         /* Optimize MDIO transfer by suppressing preamble. */
 649         r = xm_read16(hw, port, XM_MMU_CMD);
 650         r |=  XM_MMU_NO_PRE;
 651         xm_write16(hw, port, XM_MMU_CMD,r);
 652
 653         switch (id1) {
 654         case PHY_BCOM_ID1_C0:
 655                 /*
 656                  * Workaround BCOM Errata for the C0 type.
 657                  * Write magic patterns to reserved registers.
 658                  */
 659                 for (i = 0; i < ARRAY_SIZE(C0hack); i++)
 660                         xm_phy_write(hw, port,
 661                                      C0hack[i].reg, C0hack[i].val);
 662
 663                 break;
 664         case PHY_BCOM_ID1_A1:
 665                 /*
 666                  * Workaround BCOM Errata for the A1 type.
 667                  * Write magic patterns to reserved registers.
 668                  */
 669                 for (i = 0; i < ARRAY_SIZE(A1hack); i++)
 670                         xm_phy_write(hw, port,
 671                                      A1hack[i].reg, A1hack[i].val);
 672                 break;
 673         }
 674
 675         /*
 676          * Workaround BCOM Errata (#10523) for all BCom PHYs.
 677          * Disable Power Management after reset.
 678          */
 679         r = xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL);
 680         r |= PHY_B_AC_DIS_PM;
 681         xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL, r);
 682
 683         /* Dummy read */
 684         xm_read16(hw, port, XM_ISRC);
 685
 686         ext = PHY_B_PEC_EN_LTR; /* enable tx led */
 687         ctl = PHY_CT_SP1000;    /* always 1000mbit */
 688
 689         if (skge->autoneg == AUTONEG_ENABLE) {
 690                 /*
 691                  * Workaround BCOM Errata #1 for the C5 type.
 692                  * 1000Base-T Link Acquisition Failure in Slave Mode
 693                  * Set Repeater/DTE bit 10 of the 1000Base-T Control Register
 694                  */
 695                 u16 adv = PHY_B_1000C_RD;
 696                 if (skge->advertising & ADVERTISED_1000baseT_Half)
 697                         adv |= PHY_B_1000C_AHD;
 698                 if (skge->advertising & ADVERTISED_1000baseT_Full)
 699                         adv |= PHY_B_1000C_AFD;
 700                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, adv);
 701
 702                 ctl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 703         } else {
 704                 if (skge->duplex == DUPLEX_FULL)
 705                         ctl |= PHY_CT_DUP_MD;
 706                 /* Force to slave */
 707                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, PHY_B_1000C_MSE);
 708         }
 709
 710         /* Set autonegotiation pause parameters */
 711         xm_phy_write(hw, port, PHY_BCOM_AUNE_ADV,
 712                      phy_pause_map[skge->flow_control] | PHY_AN_CSMA);
 713
 714         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, ext);
 715         xm_phy_write(hw, port, PHY_BCOM_CTRL, ctl);
 716
 717         /* Use link status change interrupt */
 718         xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
 719 }
 720
 721 static void xm_phy_init(struct skge_port *skge)
 722 {
 723         struct skge_hw *hw = skge->hw;
 724         int port = skge->port;
 725         u16 ctrl = 0;
 726
 727         if (skge->autoneg == AUTONEG_ENABLE) {
 728                 if (skge->advertising & ADVERTISED_1000baseT_Half)
 729                         ctrl |= PHY_X_AN_HD;
 730                 if (skge->advertising & ADVERTISED_1000baseT_Full)
 731                         ctrl |= PHY_X_AN_FD;
 732
 733                 ctrl |= fiber_pause_map[skge->flow_control];
 734
 735                 xm_phy_write(hw, port, PHY_XMAC_AUNE_ADV, ctrl);
 736
 737                 /* Restart Auto-negotiation */
 738                 ctrl = PHY_CT_ANE | PHY_CT_RE_CFG;
 739         } else {
 740                 /* Set DuplexMode in Config register */
 741                 if (skge->duplex == DUPLEX_FULL)
 742                         ctrl |= PHY_CT_DUP_MD;
 743                 /*
 744                  * Do NOT enable Auto-negotiation here. This would hold
 745                  * the link down because no IDLEs are transmitted
 746                  */
 747         }
 748
 749         xm_phy_write(hw, port, PHY_XMAC_CTRL, ctrl);
 750
 751         /* Poll PHY for status changes */
 752         skge->use_xm_link_timer = 1;
 753 }
 754
 755 static int xm_check_link(struct net_device *dev)
 756 {
 757         struct skge_port *skge = netdev_priv(dev);
 758         struct skge_hw *hw = skge->hw;
 759         int port = skge->port;
 760         u16 status;
 761
 762         /* read twice because of latch */
 763         xm_phy_read(hw, port, PHY_XMAC_STAT);
 764         status = xm_phy_read(hw, port, PHY_XMAC_STAT);
 765
 766         if ((status & PHY_ST_LSYNC) == 0) {
 767                 xm_link_down(hw, port);
 768                 return 0;
 769         }
 770
 771         if (skge->autoneg == AUTONEG_ENABLE) {
 772                 u16 lpa, res;
 773
 774                 if (!(status & PHY_ST_AN_OVER))
 775                         return 0;
 776
 777                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
 778                 if (lpa & PHY_B_AN_RF) {
 779                         DBG(PFX "%s: remote fault\n",
 780                                dev->name);
 781                         return 0;
 782                 }
 783
 784                 res = xm_phy_read(hw, port, PHY_XMAC_RES_ABI);
 785
 786                 /* Check Duplex mismatch */
 787                 switch (res & (PHY_X_RS_HD | PHY_X_RS_FD)) {
 788                 case PHY_X_RS_FD:
 789                         skge->duplex = DUPLEX_FULL;
 790                         break;
 791                 case PHY_X_RS_HD:
 792                         skge->duplex = DUPLEX_HALF;
 793                         break;
 794                 default:
 795                         DBG(PFX "%s: duplex mismatch\n",
 796                                dev->name);
 797                         return 0;
 798                 }
 799
 800                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
 801                 if ((skge->flow_control == FLOW_MODE_SYMMETRIC ||
 802                      skge->flow_control == FLOW_MODE_SYM_OR_REM) &&
 803                     (lpa & PHY_X_P_SYM_MD))
 804                         skge->flow_status = FLOW_STAT_SYMMETRIC;
 805                 else if (skge->flow_control == FLOW_MODE_SYM_OR_REM &&
 806                          (lpa & PHY_X_RS_PAUSE) == PHY_X_P_ASYM_MD)
 807                         /* Enable PAUSE receive, disable PAUSE transmit */
 808                         skge->flow_status  = FLOW_STAT_REM_SEND;
 809                 else if (skge->flow_control == FLOW_MODE_LOC_SEND &&
 810                          (lpa & PHY_X_RS_PAUSE) == PHY_X_P_BOTH_MD)
 811                         /* Disable PAUSE receive, enable PAUSE transmit */
 812                         skge->flow_status = FLOW_STAT_LOC_SEND;
 813                 else
 814                         skge->flow_status = FLOW_STAT_NONE;
 815
 816                 skge->speed = SPEED_1000;
 817         }
 818
 819         if (!netdev_link_ok(dev))
 820                 genesis_link_up(skge);
 821         return 1;
 822 }
 823
 824 /* Poll to check for link coming up.
 825  *
 826  * Since internal PHY is wired to a level triggered pin, can't
 827  * get an interrupt when carrier is detected, need to poll for
 828  * link coming up.
 829  */
 830 static void xm_link_timer(struct skge_port *skge)
 831 {
 832         struct net_device *dev = skge->netdev;
 833         struct skge_hw *hw = skge->hw;
 834         int port = skge->port;
 835         int i;
 836
 837         /*
 838          * Verify that the link by checking GPIO register three times.
 839          * This pin has the signal from the link_sync pin connected to it.
 840          */
 841         for (i = 0; i < 3; i++) {
 842                 if (xm_read16(hw, port, XM_GP_PORT) & XM_GP_INP_ASS)
 843                         return;
 844         }
 845
 846         /* Re-enable interrupt to detect link down */
 847         if (xm_check_link(dev)) {
 848                 u16 msk = xm_read16(hw, port, XM_IMSK);
 849                 msk &= ~XM_IS_INP_ASS;
 850                 xm_write16(hw, port, XM_IMSK, msk);
 851                 xm_read16(hw, port, XM_ISRC);
 852         }
 853 }
 854
 855 static void genesis_mac_init(struct skge_hw *hw, int port)
 856 {
 857         struct net_device *dev = hw->dev[port];
 858         struct skge_port *skge = netdev_priv(dev);
 859         int i;
 860         u32 r;
 861         const u8 zero[6]  = { 0 };
 862
 863         for (i = 0; i < 10; i++) {
 864                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
 865                              MFF_SET_MAC_RST);
 866                 if (skge_read16(hw, SK_REG(port, TX_MFF_CTRL1)) & MFF_SET_MAC_RST)
 867                         goto reset_ok;
 868                 udelay(1);
 869         }
 870
 871         DBG(PFX "%s: genesis reset failed\n", dev->name);
 872
 873  reset_ok:
 874         /* Unreset the XMAC. */
 875         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
 876
 877         /*
 878          * Perform additional initialization for external PHYs,
 879          * namely for the 1000baseTX cards that use the XMAC's
 880          * GMII mode.
 881          */
 882         if (hw->phy_type != SK_PHY_XMAC) {
 883                 /* Take external Phy out of reset */
 884                 r = skge_read32(hw, B2_GP_IO);
 885                 if (port == 0)
 886                         r |= GP_DIR_0|GP_IO_0;
 887                 else
 888                         r |= GP_DIR_2|GP_IO_2;
 889
 890                 skge_write32(hw, B2_GP_IO, r);
 891
 892                 /* Enable GMII interface */
 893                 xm_write16(hw, port, XM_HW_CFG, XM_HW_GMII_MD);
 894         }
 895
 896
 897         switch(hw->phy_type) {
 898         case SK_PHY_XMAC:
 899                 xm_phy_init(skge);
 900                 break;
 901         case SK_PHY_BCOM:
 902                 bcom_phy_init(skge);
 903                 bcom_check_link(hw, port);
 904         }
 905
 906         /* Set Station Address */
 907         xm_outaddr(hw, port, XM_SA, dev->ll_addr);
 908
 909         /* We don't use match addresses so clear */
 910         for (i = 1; i < 16; i++)
 911                 xm_outaddr(hw, port, XM_EXM(i), zero);
 912
 913         /* Clear MIB counters */
 914         xm_write16(hw, port, XM_STAT_CMD,
 915                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
 916         /* Clear two times according to Errata #3 */
 917         xm_write16(hw, port, XM_STAT_CMD,
 918                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
 919
 920         /* configure Rx High Water Mark (XM_RX_HI_WM) */
 921         xm_write16(hw, port, XM_RX_HI_WM, 1450);
 922
 923         /* We don't need the FCS appended to the packet. */
 924         r = XM_RX_LENERR_OK | XM_RX_STRIP_FCS;
 925
 926         if (skge->duplex == DUPLEX_HALF) {
 927                 /*
 928                  * If in manual half duplex mode the other side might be in
 929                  * full duplex mode, so ignore if a carrier extension is not seen
 930                  * on frames received
 931                  */
 932                 r |= XM_RX_DIS_CEXT;
 933         }
 934         xm_write16(hw, port, XM_RX_CMD, r);
 935
 936         /* We want short frames padded to 60 bytes. */
 937         xm_write16(hw, port, XM_TX_CMD, XM_TX_AUTO_PAD);
 938
 939         xm_write16(hw, port, XM_TX_THR, 512);
 940
 941         /*
 942          * Enable the reception of all error frames. This is is
 943          * a necessary evil due to the design of the XMAC. The
 944          * XMAC's receive FIFO is only 8K in size, however jumbo
 945          * frames can be up to 9000 bytes in length. When bad
 946          * frame filtering is enabled, the XMAC's RX FIFO operates
 947          * in 'store and forward' mode. For this to work, the
 948          * entire frame has to fit into the FIFO, but that means
 949          * that jumbo frames larger than 8192 bytes will be
 950          * truncated. Disabling all bad frame filtering causes
 951          * the RX FIFO to operate in streaming mode, in which
 952          * case the XMAC will start transferring frames out of the
 953          * RX FIFO as soon as the FIFO threshold is reached.
 954          */
 955         xm_write32(hw, port, XM_MODE, XM_DEF_MODE);
 956
 957
 958         /*
 959          * Initialize the Receive Counter Event Mask (XM_RX_EV_MSK)
 960          *      - Enable all bits excepting 'Octets Rx OK Low CntOv'
 961          *        and 'Octets Rx OK Hi Cnt Ov'.
 962          */
 963         xm_write32(hw, port, XM_RX_EV_MSK, XMR_DEF_MSK);
 964
 965         /*
 966          * Initialize the Transmit Counter Event Mask (XM_TX_EV_MSK)
 967          *      - Enable all bits excepting 'Octets Tx OK Low CntOv'
 968          *        and 'Octets Tx OK Hi Cnt Ov'.
 969          */
 970         xm_write32(hw, port, XM_TX_EV_MSK, XMT_DEF_MSK);
 971
 972         /* Configure MAC arbiter */
 973         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
 974
 975         /* configure timeout values */
 976         skge_write8(hw, B3_MA_TOINI_RX1, 72);
 977         skge_write8(hw, B3_MA_TOINI_RX2, 72);
 978         skge_write8(hw, B3_MA_TOINI_TX1, 72);
 979         skge_write8(hw, B3_MA_TOINI_TX2, 72);
 980
 981         skge_write8(hw, B3_MA_RCINI_RX1, 0);
 982         skge_write8(hw, B3_MA_RCINI_RX2, 0);
 983         skge_write8(hw, B3_MA_RCINI_TX1, 0);
 984         skge_write8(hw, B3_MA_RCINI_TX2, 0);
 985
 986         /* Configure Rx MAC FIFO */
 987         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_CLR);
 988         skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_TIM_PAT);
 989         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_ENA_OP_MD);
 990
 991         /* Configure Tx MAC FIFO */
 992         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_CLR);
 993         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_TX_CTRL_DEF);
 994         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_ENA_OP_MD);
 995
 996         /* enable timeout timers */
 997         skge_write16(hw, B3_PA_CTRL,
 998                      (port == 0) ? PA_ENA_TO_TX1 : PA_ENA_TO_TX2);
 999 }
1000
1001 static void genesis_stop(struct skge_port *skge)
1002 {
1003         struct skge_hw *hw = skge->hw;
1004         int port = skge->port;
1005         unsigned retries = 1000;
1006         u16 cmd;
1007
1008         /* Disable Tx and Rx */
1009         cmd = xm_read16(hw, port, XM_MMU_CMD);
1010         cmd &= ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1011         xm_write16(hw, port, XM_MMU_CMD, cmd);
1012
1013         genesis_reset(hw, port);
1014
1015         /* Clear Tx packet arbiter timeout IRQ */
1016         skge_write16(hw, B3_PA_CTRL,
1017                      port == 0 ? PA_CLR_TO_TX1 : PA_CLR_TO_TX2);
1018
1019         /* Reset the MAC */
1020         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
1021         do {
1022                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_SET_MAC_RST);
1023                 if (!(skge_read16(hw, SK_REG(port, TX_MFF_CTRL1)) & MFF_SET_MAC_RST))
1024                         break;
1025         } while (--retries > 0);
1026
1027         /* For external PHYs there must be special handling */
1028         if (hw->phy_type != SK_PHY_XMAC) {
1029                 u32 reg = skge_read32(hw, B2_GP_IO);
1030                 if (port == 0) {
1031                         reg |= GP_DIR_0;
1032                         reg &= ~GP_IO_0;
1033                 } else {
1034                         reg |= GP_DIR_2;
1035                         reg &= ~GP_IO_2;
1036                 }
1037                 skge_write32(hw, B2_GP_IO, reg);
1038                 skge_read32(hw, B2_GP_IO);
1039         }
1040
1041         xm_write16(hw, port, XM_MMU_CMD,
1042                         xm_read16(hw, port, XM_MMU_CMD)
1043                         & ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX));
1044
1045         xm_read16(hw, port, XM_MMU_CMD);
1046 }
1047
1048 static void genesis_link_up(struct skge_port *skge)
1049 {
1050         struct skge_hw *hw = skge->hw;
1051         int port = skge->port;
1052         u16 cmd, msk;
1053         u32 mode;
1054
1055         cmd = xm_read16(hw, port, XM_MMU_CMD);
1056
1057         /*
1058          * enabling pause frame reception is required for 1000BT
1059          * because the XMAC is not reset if the link is going down
1060          */
1061         if (skge->flow_status == FLOW_STAT_NONE ||
1062             skge->flow_status == FLOW_STAT_LOC_SEND)
1063                 /* Disable Pause Frame Reception */
1064                 cmd |= XM_MMU_IGN_PF;
1065         else
1066                 /* Enable Pause Frame Reception */
1067                 cmd &= ~XM_MMU_IGN_PF;
1068
1069         xm_write16(hw, port, XM_MMU_CMD, cmd);
1070
1071         mode = xm_read32(hw, port, XM_MODE);
1072         if (skge->flow_status== FLOW_STAT_SYMMETRIC ||
1073             skge->flow_status == FLOW_STAT_LOC_SEND) {
1074                 /*
1075                  * Configure Pause Frame Generation
1076                  * Use internal and external Pause Frame Generation.
1077                  * Sending pause frames is edge triggered.
1078                  * Send a Pause frame with the maximum pause time if
1079                  * internal oder external FIFO full condition occurs.
1080                  * Send a zero pause time frame to re-start transmission.
1081                  */
1082                 /* XM_PAUSE_DA = '010000C28001' (default) */
1083                 /* XM_MAC_PTIME = 0xffff (maximum) */
1084                 /* remember this value is defined in big endian (!) */
1085                 xm_write16(hw, port, XM_MAC_PTIME, 0xffff);
1086
1087                 mode |= XM_PAUSE_MODE;
1088                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_PAUSE);
1089         } else {
1090                 /*
1091                  * disable pause frame generation is required for 1000BT
1092                  * because the XMAC is not reset if the link is going down
1093                  */
1094                 /* Disable Pause Mode in Mode Register */
1095                 mode &= ~XM_PAUSE_MODE;
1096
1097                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_DIS_PAUSE);
1098         }
1099
1100         xm_write32(hw, port, XM_MODE, mode);
1101
1102         /* Turn on detection of Tx underrun */
1103         msk = xm_read16(hw, port, XM_IMSK);
1104         msk &= ~XM_IS_TXF_UR;
1105         xm_write16(hw, port, XM_IMSK, msk);
1106
1107         xm_read16(hw, port, XM_ISRC);
1108
1109         /* get MMU Command Reg. */
1110         cmd = xm_read16(hw, port, XM_MMU_CMD);
1111         if (hw->phy_type != SK_PHY_XMAC && skge->duplex == DUPLEX_FULL)
1112                 cmd |= XM_MMU_GMII_FD;
1113
1114         /*
1115          * Workaround BCOM Errata (#10523) for all BCom Phys
1116          * Enable Power Management after link up
1117          */
1118         if (hw->phy_type == SK_PHY_BCOM) {
1119                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1120                              xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL)
1121                              & ~PHY_B_AC_DIS_PM);
1122                 xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1123         }
1124
1125         /* enable Rx/Tx */
1126         xm_write16(hw, port, XM_MMU_CMD,
1127                         cmd | XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1128         skge_link_up(skge);
1129 }
1130
1131
1132 static inline void bcom_phy_intr(struct skge_port *skge)
1133 {
1134         struct skge_hw *hw = skge->hw;
1135         int port = skge->port;
1136         u16 isrc;
1137
1138         isrc = xm_phy_read(hw, port, PHY_BCOM_INT_STAT);
1139         DBGIO(PFX "%s: phy interrupt status 0x%x\n",
1140              skge->netdev->name, isrc);
1141
1142         if (isrc & PHY_B_IS_PSE)
1143                 DBG(PFX "%s: uncorrectable pair swap error\n",
1144                     hw->dev[port]->name);
1145
1146         /* Workaround BCom Errata:
1147          *      enable and disable loopback mode if "NO HCD" occurs.
1148          */
1149         if (isrc & PHY_B_IS_NO_HDCL) {
1150                 u16 ctrl = xm_phy_read(hw, port, PHY_BCOM_CTRL);
1151                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1152                                   ctrl | PHY_CT_LOOP);
1153                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1154                                   ctrl & ~PHY_CT_LOOP);
1155         }
1156
1157         if (isrc & (PHY_B_IS_AN_PR | PHY_B_IS_LST_CHANGE))
1158                 bcom_check_link(hw, port);
1159
1160 }
1161
1162 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1163 {
1164         int i;
1165
1166         gma_write16(hw, port, GM_SMI_DATA, val);
1167         gma_write16(hw, port, GM_SMI_CTRL,
1168                          GM_SMI_CT_PHY_AD(hw->phy_addr) | GM_SMI_CT_REG_AD(reg));
1169         for (i = 0; i < PHY_RETRIES; i++) {
1170                 udelay(1);
1171
1172                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
1173                         return 0;
1174         }
1175
1176         DBG(PFX "%s: phy write timeout port %x reg %x val %x\n",
1177             hw->dev[port]->name,
1178             port, reg, val);
1179         return -EIO;
1180 }
1181
1182 static int __gm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
1183 {
1184         int i;
1185
1186         gma_write16(hw, port, GM_SMI_CTRL,
1187                          GM_SMI_CT_PHY_AD(hw->phy_addr)
1188                          | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
1189
1190         for (i = 0; i < PHY_RETRIES; i++) {
1191                 udelay(1);
1192                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL)
1193                         goto ready;
1194         }
1195
1196         return -ETIMEDOUT;
1197  ready:
1198         *val = gma_read16(hw, port, GM_SMI_DATA);
1199         return 0;
1200 }
1201
1202 static u16 gm_phy_read(struct skge_hw *hw, int port, u16 reg)
1203 {
1204         u16 v = 0;
1205         if (__gm_phy_read(hw, port, reg, &v))
1206                 DBG(PFX "%s: phy read timeout port %x reg %x val %x\n",
1207                hw->dev[port]->name,
1208                port, reg, v);
1209         return v;
1210 }
1211
1212 /* Marvell Phy Initialization */
1213 static void yukon_init(struct skge_hw *hw, int port)
1214 {
1215         struct skge_port *skge = netdev_priv(hw->dev[port]);
1216         u16 ctrl, ct1000, adv;
1217
1218         if (skge->autoneg == AUTONEG_ENABLE) {
1219                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
1220
1221                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
1222                           PHY_M_EC_MAC_S_MSK);
1223                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
1224
1225                 ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
1226
1227                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
1228         }
1229
1230         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1231         if (skge->autoneg == AUTONEG_DISABLE)
1232                 ctrl &= ~PHY_CT_ANE;
1233
1234         ctrl |= PHY_CT_RESET;
1235         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1236
1237         ctrl = 0;
1238         ct1000 = 0;
1239         adv = PHY_AN_CSMA;
1240
1241         if (skge->autoneg == AUTONEG_ENABLE) {
1242                 if (hw->copper) {
1243                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1244                                 ct1000 |= PHY_M_1000C_AFD;
1245                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1246                                 ct1000 |= PHY_M_1000C_AHD;
1247                         if (skge->advertising & ADVERTISED_100baseT_Full)
1248                                 adv |= PHY_M_AN_100_FD;
1249                         if (skge->advertising & ADVERTISED_100baseT_Half)
1250                                 adv |= PHY_M_AN_100_HD;
1251                         if (skge->advertising & ADVERTISED_10baseT_Full)
1252                                 adv |= PHY_M_AN_10_FD;
1253                         if (skge->advertising & ADVERTISED_10baseT_Half)
1254                                 adv |= PHY_M_AN_10_HD;
1255
1256                         /* Set Flow-control capabilities */
1257                         adv |= phy_pause_map[skge->flow_control];
1258                 } else {
1259                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1260                                 adv |= PHY_M_AN_1000X_AFD;
1261                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1262                                 adv |= PHY_M_AN_1000X_AHD;
1263
1264                         adv |= fiber_pause_map[skge->flow_control];
1265                 }
1266
1267                 /* Restart Auto-negotiation */
1268                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1269         } else {
1270                 /* forced speed/duplex settings */
1271                 ct1000 = PHY_M_1000C_MSE;
1272
1273                 if (skge->duplex == DUPLEX_FULL)
1274                         ctrl |= PHY_CT_DUP_MD;
1275
1276                 switch (skge->speed) {
1277                 case SPEED_1000:
1278                         ctrl |= PHY_CT_SP1000;
1279                         break;
1280                 case SPEED_100:
1281                         ctrl |= PHY_CT_SP100;
1282                         break;
1283                 }
1284
1285                 ctrl |= PHY_CT_RESET;
1286         }
1287
1288         gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
1289
1290         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
1291         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1292
1293         /* Enable phy interrupt on autonegotiation complete (or link up) */
1294         if (skge->autoneg == AUTONEG_ENABLE)
1295                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_MSK);
1296         else
1297                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
1298 }
1299
1300 static void yukon_reset(struct skge_hw *hw, int port)
1301 {
1302         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);/* disable PHY IRQs */
1303         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
1304         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
1305         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
1306         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
1307
1308         gma_write16(hw, port, GM_RX_CTRL,
1309                          gma_read16(hw, port, GM_RX_CTRL)
1310                          | GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
1311 }
1312
1313 /* Apparently, early versions of Yukon-Lite had wrong chip_id? */
1314 static int is_yukon_lite_a0(struct skge_hw *hw)
1315 {
1316         u32 reg;
1317         int ret;
1318
1319         if (hw->chip_id != CHIP_ID_YUKON)
1320                 return 0;
1321
1322         reg = skge_read32(hw, B2_FAR);
1323         skge_write8(hw, B2_FAR + 3, 0xff);
1324         ret = (skge_read8(hw, B2_FAR + 3) != 0);
1325         skge_write32(hw, B2_FAR, reg);
1326         return ret;
1327 }
1328
1329 static void yukon_mac_init(struct skge_hw *hw, int port)
1330 {
1331         struct skge_port *skge = netdev_priv(hw->dev[port]);
1332         int i;
1333         u32 reg;
1334         const u8 *addr = hw->dev[port]->ll_addr;
1335
1336         /* WA code for COMA mode -- set PHY reset */
1337         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1338             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1339                 reg = skge_read32(hw, B2_GP_IO);
1340                 reg |= GP_DIR_9 | GP_IO_9;
1341                 skge_write32(hw, B2_GP_IO, reg);
1342         }
1343
1344         /* hard reset */
1345         skge_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1346         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1347
1348         /* WA code for COMA mode -- clear PHY reset */
1349         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1350             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1351                 reg = skge_read32(hw, B2_GP_IO);
1352                 reg |= GP_DIR_9;
1353                 reg &= ~GP_IO_9;
1354                 skge_write32(hw, B2_GP_IO, reg);
1355         }
1356
1357         /* Set hardware config mode */
1358         reg = GPC_INT_POL_HI | GPC_DIS_FC | GPC_DIS_SLEEP |
1359                 GPC_ENA_XC | GPC_ANEG_ADV_ALL_M | GPC_ENA_PAUSE;
1360         reg |= hw->copper ? GPC_HWCFG_GMII_COP : GPC_HWCFG_GMII_FIB;
1361
1362         /* Clear GMC reset */
1363         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_SET);
1364         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_CLR);
1365         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON | GMC_RST_CLR);
1366
1367         if (skge->autoneg == AUTONEG_DISABLE) {
1368                 reg = GM_GPCR_AU_ALL_DIS;
1369                 gma_write16(hw, port, GM_GP_CTRL,
1370                                  gma_read16(hw, port, GM_GP_CTRL) | reg);
1371
1372                 switch (skge->speed) {
1373                 case SPEED_1000:
1374                         reg &= ~GM_GPCR_SPEED_100;
1375                         reg |= GM_GPCR_SPEED_1000;
1376                         break;
1377                 case SPEED_100:
1378                         reg &= ~GM_GPCR_SPEED_1000;
1379                         reg |= GM_GPCR_SPEED_100;
1380                         break;
1381                 case SPEED_10:
1382                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
1383                         break;
1384                 }
1385
1386                 if (skge->duplex == DUPLEX_FULL)
1387                         reg |= GM_GPCR_DUP_FULL;
1388         } else
1389                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
1390
1391         switch (skge->flow_control) {
1392         case FLOW_MODE_NONE:
1393                 skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1394                 reg |= GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1395                 break;
1396         case FLOW_MODE_LOC_SEND:
1397                 /* disable Rx flow-control */
1398                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1399                 break;
1400         case FLOW_MODE_SYMMETRIC:
1401         case FLOW_MODE_SYM_OR_REM:
1402                 /* enable Tx & Rx flow-control */
1403                 break;
1404         }
1405
1406         gma_write16(hw, port, GM_GP_CTRL, reg);
1407         skge_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
1408
1409         yukon_init(hw, port);
1410
1411         /* MIB clear */
1412         reg = gma_read16(hw, port, GM_PHY_ADDR);
1413         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
1414
1415         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
1416                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8*i);
1417         gma_write16(hw, port, GM_PHY_ADDR, reg);
1418
1419         /* transmit control */
1420         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
1421
1422         /* receive control reg: unicast + multicast + no FCS  */
1423         gma_write16(hw, port, GM_RX_CTRL,
1424                          GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
1425
1426         /* transmit flow control */
1427         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
1428
1429         /* transmit parameter */
1430         gma_write16(hw, port, GM_TX_PARAM,
1431                          TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
1432                          TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
1433                          TX_IPG_JAM_DATA(TX_IPG_JAM_DEF));
1434
1435         /* configure the Serial Mode Register */
1436         reg = DATA_BLIND_VAL(DATA_BLIND_DEF)
1437                 | GM_SMOD_VLAN_ENA
1438                 | IPG_DATA_VAL(IPG_DATA_DEF);
1439
1440         gma_write16(hw, port, GM_SERIAL_MODE, reg);
1441
1442         /* physical address: used for pause frames */
1443         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
1444         /* virtual address for data */
1445         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
1446
1447         /* enable interrupt mask for counter overflows */
1448         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
1449         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
1450         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
1451
1452         /* Initialize Mac Fifo */
1453
1454         /* Configure Rx MAC FIFO */
1455         skge_write16(hw, SK_REG(port, RX_GMF_FL_MSK), RX_FF_FL_DEF_MSK);
1456         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
1457
1458         /* disable Rx GMAC FIFO Flush for YUKON-Lite Rev. A0 only */
1459         if (is_yukon_lite_a0(hw))
1460                 reg &= ~GMF_RX_F_FL_ON;
1461
1462         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
1463         skge_write16(hw, SK_REG(port, RX_GMF_CTRL_T), reg);
1464         /*
1465          * because Pause Packet Truncation in GMAC is not working
1466          * we have to increase the Flush Threshold to 64 bytes
1467          * in order to flush pause packets in Rx FIFO on Yukon-1
1468          */
1469         skge_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
1470
1471         /* Configure Tx MAC FIFO */
1472         skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
1473         skge_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
1474 }
1475
1476 /* Go into power down mode */
1477 static void yukon_suspend(struct skge_hw *hw, int port)
1478 {
1479         u16 ctrl;
1480
1481         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
1482         ctrl |= PHY_M_PC_POL_R_DIS;
1483         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
1484
1485         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1486         ctrl |= PHY_CT_RESET;
1487         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1488
1489         /* switch IEEE compatible power down mode on */
1490         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1491         ctrl |= PHY_CT_PDOWN;
1492         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1493 }
1494
1495 static void yukon_stop(struct skge_port *skge)
1496 {
1497         struct skge_hw *hw = skge->hw;
1498         int port = skge->port;
1499
1500         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
1501         yukon_reset(hw, port);
1502
1503         gma_write16(hw, port, GM_GP_CTRL,
1504                          gma_read16(hw, port, GM_GP_CTRL)
1505                          & ~(GM_GPCR_TX_ENA|GM_GPCR_RX_ENA));
1506         gma_read16(hw, port, GM_GP_CTRL);
1507
1508         yukon_suspend(hw, port);
1509
1510         /* set GPHY Control reset */
1511         skge_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1512         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1513 }
1514
1515 static u16 yukon_speed(const struct skge_hw *hw __unused, u16 aux)
1516 {
1517         switch (aux & PHY_M_PS_SPEED_MSK) {
1518         case PHY_M_PS_SPEED_1000:
1519                 return SPEED_1000;
1520         case PHY_M_PS_SPEED_100:
1521                 return SPEED_100;
1522         default:
1523                 return SPEED_10;
1524         }
1525 }
1526
1527 static void yukon_link_up(struct skge_port *skge)
1528 {
1529         struct skge_hw *hw = skge->hw;
1530         int port = skge->port;
1531         u16 reg;
1532
1533         /* Enable Transmit FIFO Underrun */
1534         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1535
1536         reg = gma_read16(hw, port, GM_GP_CTRL);
1537         if (skge->duplex == DUPLEX_FULL || skge->autoneg == AUTONEG_ENABLE)
1538                 reg |= GM_GPCR_DUP_FULL;
1539
1540         /* enable Rx/Tx */
1541         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1542         gma_write16(hw, port, GM_GP_CTRL, reg);
1543
1544         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
1545         skge_link_up(skge);
1546 }
1547
1548 static void yukon_link_down(struct skge_port *skge)
1549 {
1550         struct skge_hw *hw = skge->hw;
1551         int port = skge->port;
1552         u16 ctrl;
1553
1554         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1555         ctrl &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1556         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1557
1558         if (skge->flow_status == FLOW_STAT_REM_SEND) {
1559                 ctrl = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
1560                 ctrl |= PHY_M_AN_ASP;
1561                 /* restore Asymmetric Pause bit */
1562                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, ctrl);
1563         }
1564
1565         skge_link_down(skge);
1566
1567         yukon_init(hw, port);
1568 }
1569
1570 static void yukon_phy_intr(struct skge_port *skge)
1571 {
1572         struct skge_hw *hw = skge->hw;
1573         int port = skge->port;
1574         const char *reason = NULL;
1575         u16 istatus, phystat;
1576
1577         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1578         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1579
1580         DBGIO(PFX "%s: phy interrupt status 0x%x 0x%x\n",
1581              skge->netdev->name, istatus, phystat);
1582
1583         if (istatus & PHY_M_IS_AN_COMPL) {
1584                 if (gm_phy_read(hw, port, PHY_MARV_AUNE_LP)
1585                     & PHY_M_AN_RF) {
1586                         reason = "remote fault";
1587                         goto failed;
1588                 }
1589
1590                 if (gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1591                         reason = "master/slave fault";
1592                         goto failed;
1593                 }
1594
1595                 if (!(phystat & PHY_M_PS_SPDUP_RES)) {
1596                         reason = "speed/duplex";
1597                         goto failed;
1598                 }
1599
1600                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP)
1601                         ? DUPLEX_FULL : DUPLEX_HALF;
1602                 skge->speed = yukon_speed(hw, phystat);
1603
1604                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1605                 switch (phystat & PHY_M_PS_PAUSE_MSK) {
1606                 case PHY_M_PS_PAUSE_MSK:
1607                         skge->flow_status = FLOW_STAT_SYMMETRIC;
1608                         break;
1609                 case PHY_M_PS_RX_P_EN:
1610                         skge->flow_status = FLOW_STAT_REM_SEND;
1611                         break;
1612                 case PHY_M_PS_TX_P_EN:
1613                         skge->flow_status = FLOW_STAT_LOC_SEND;
1614                         break;
1615                 default:
1616                         skge->flow_status = FLOW_STAT_NONE;
1617                 }
1618
1619                 if (skge->flow_status == FLOW_STAT_NONE ||
1620                     (skge->speed < SPEED_1000 && skge->duplex == DUPLEX_HALF))
1621                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1622                 else
1623                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1624                 yukon_link_up(skge);
1625                 return;
1626         }
1627
1628         if (istatus & PHY_M_IS_LSP_CHANGE)
1629                 skge->speed = yukon_speed(hw, phystat);
1630
1631         if (istatus & PHY_M_IS_DUP_CHANGE)
1632                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1633         if (istatus & PHY_M_IS_LST_CHANGE) {
1634                 if (phystat & PHY_M_PS_LINK_UP)
1635                         yukon_link_up(skge);
1636                 else
1637                         yukon_link_down(skge);
1638         }
1639         return;
1640  failed:
1641         DBG(PFX "%s: autonegotiation failed (%s)\n",
1642                skge->netdev->name, reason);
1643
1644         /* XXX restart autonegotiation? */
1645 }
1646
1647 static void skge_ramset(struct skge_hw *hw, u16 q, u32 start, size_t len)
1648 {
1649         u32 end;
1650
1651         start /= 8;
1652         len /= 8;
1653         end = start + len - 1;
1654
1655         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
1656         skge_write32(hw, RB_ADDR(q, RB_START), start);
1657         skge_write32(hw, RB_ADDR(q, RB_WP), start);
1658         skge_write32(hw, RB_ADDR(q, RB_RP), start);
1659         skge_write32(hw, RB_ADDR(q, RB_END), end);
1660
1661         if (q == Q_R1 || q == Q_R2) {
1662                 /* Set thresholds on receive queue's */
1663                 skge_write32(hw, RB_ADDR(q, RB_RX_UTPP),
1664                              start + (2*len)/3);
1665                 skge_write32(hw, RB_ADDR(q, RB_RX_LTPP),
1666                              start + (len/3));
1667         } else {
1668                 /* Enable store & forward on Tx queue's because
1669                  * Tx FIFO is only 4K on Genesis and 1K on Yukon
1670                  */
1671                 skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
1672         }
1673
1674         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
1675 }
1676
1677 /* Setup Bus Memory Interface */
1678 static void skge_qset(struct skge_port *skge, u16 q,
1679                       const struct skge_element *e)
1680 {
1681         struct skge_hw *hw = skge->hw;
1682         u32 watermark = 0x600;
1683         u64 base = skge->dma + (e->desc - skge->mem);
1684
1685         /* optimization to reduce window on 32bit/33mhz */
1686         if ((skge_read16(hw, B0_CTST) & (CS_BUS_CLOCK | CS_BUS_SLOT_SZ)) == 0)
1687                 watermark /= 2;
1688
1689         skge_write32(hw, Q_ADDR(q, Q_CSR), CSR_CLR_RESET);
1690         skge_write32(hw, Q_ADDR(q, Q_F), watermark);
1691         skge_write32(hw, Q_ADDR(q, Q_DA_H), (u32)(base >> 32));
1692         skge_write32(hw, Q_ADDR(q, Q_DA_L), (u32)base);
1693 }
1694
1695 void skge_free(struct net_device *dev)
1696 {
1697         struct skge_port *skge = netdev_priv(dev);
1698
1699         free(skge->rx_ring.start);
1700         skge->rx_ring.start = NULL;
1701
1702         free(skge->tx_ring.start);
1703         skge->tx_ring.start = NULL;
1704
1705         free_dma(skge->mem, RING_SIZE);
1706         skge->mem = NULL;
1707         skge->dma = 0;
1708 }
1709
1710 static int skge_up(struct net_device *dev)
1711 {
1712         struct skge_port *skge = netdev_priv(dev);
1713         struct skge_hw *hw = skge->hw;
1714         int port = skge->port;
1715         u32 chunk, ram_addr;
1716         int err;
1717
1718         DBG2(PFX "%s: enabling interface\n", dev->name);
1719
1720         skge->mem = malloc_dma(RING_SIZE, SKGE_RING_ALIGN);
1721         skge->dma = virt_to_bus(skge->mem);
1722         if (!skge->mem)
1723                 return -ENOMEM;
1724         memset(skge->mem, 0, RING_SIZE);
1725
1726         assert(!(skge->dma & 7));
1727
1728         /* FIXME: find out whether 64 bit iPXE will be loaded > 4GB */
1729         if ((u64)skge->dma >> 32 != ((u64) skge->dma + RING_SIZE) >> 32) {
1730                 DBG(PFX "pci_alloc_consistent region crosses 4G boundary\n");
1731                 err = -EINVAL;
1732                 goto err;
1733         }
1734
1735         err = skge_ring_alloc(&skge->rx_ring, skge->mem, skge->dma, NUM_RX_DESC);
1736         if (err)
1737                 goto err;
1738
1739         /* this call relies on e->iob and d->control to be 0
1740          * This is assured by calling memset() on skge->mem and using zalloc()
1741          * for the skge_element structures.
1742          */
1743         skge_rx_refill(dev);
1744
1745         err = skge_ring_alloc(&skge->tx_ring, skge->mem + RX_RING_SIZE,
1746                               skge->dma + RX_RING_SIZE, NUM_TX_DESC);
1747         if (err)
1748                 goto err;
1749
1750         /* Initialize MAC */
1751         if (hw->chip_id == CHIP_ID_GENESIS)
1752                 genesis_mac_init(hw, port);
1753         else
1754                 yukon_mac_init(hw, port);
1755
1756         /* Configure RAMbuffers - equally between ports and tx/rx */
1757         chunk = (hw->ram_size  - hw->ram_offset) / (hw->ports * 2);
1758         ram_addr = hw->ram_offset + 2 * chunk * port;
1759
1760         skge_ramset(hw, rxqaddr[port], ram_addr, chunk);
1761         skge_qset(skge, rxqaddr[port], skge->rx_ring.to_clean);
1762
1763         assert(!(skge->tx_ring.to_use != skge->tx_ring.to_clean));
1764         skge_ramset(hw, txqaddr[port], ram_addr+chunk, chunk);
1765         skge_qset(skge, txqaddr[port], skge->tx_ring.to_use);
1766
1767         /* Start receiver BMU */
1768         wmb();
1769         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_START | CSR_IRQ_CL_F);
1770         skge_led(skge, LED_MODE_ON);
1771
1772         hw->intr_mask |= portmask[port];
1773         skge_write32(hw, B0_IMSK, hw->intr_mask);
1774
1775         return 0;
1776
1777  err:
1778         skge_rx_clean(skge);
1779         skge_free(dev);
1780
1781         return err;
1782 }
1783
1784 /* stop receiver */
1785 static void skge_rx_stop(struct skge_hw *hw, int port)
1786 {
1787         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_STOP);
1788         skge_write32(hw, RB_ADDR(port ? Q_R2 : Q_R1, RB_CTRL),
1789                      RB_RST_SET|RB_DIS_OP_MD);
1790         skge_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_SET_RESET);
1791 }
1792
1793 static void skge_down(struct net_device *dev)
1794 {
1795         struct skge_port *skge = netdev_priv(dev);
1796         struct skge_hw *hw = skge->hw;
1797         int port = skge->port;
1798
1799         if (skge->mem == NULL)
1800                 return;
1801
1802         DBG2(PFX "%s: disabling interface\n", dev->name);
1803
1804         if (hw->chip_id == CHIP_ID_GENESIS && hw->phy_type == SK_PHY_XMAC)
1805                 skge->use_xm_link_timer = 0;
1806
1807         netdev_link_down(dev);
1808
1809         hw->intr_mask &= ~portmask[port];
1810         skge_write32(hw, B0_IMSK, hw->intr_mask);
1811
1812         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
1813         if (hw->chip_id == CHIP_ID_GENESIS)
1814                 genesis_stop(skge);
1815         else
1816                 yukon_stop(skge);
1817
1818         /* Stop transmitter */
1819         skge_write8(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_STOP);
1820         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1821                      RB_RST_SET|RB_DIS_OP_MD);
1822
1823
1824         /* Disable Force Sync bit and Enable Alloc bit */
1825         skge_write8(hw, SK_REG(port, TXA_CTRL),
1826                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1827
1828         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1829         skge_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1830         skge_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1831
1832         /* Reset PCI FIFO */
1833         skge_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_SET_RESET);
1834         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1835
1836         /* Reset the RAM Buffer async Tx queue */
1837         skge_write8(hw, RB_ADDR(port == 0 ? Q_XA1 : Q_XA2, RB_CTRL), RB_RST_SET);
1838
1839         skge_rx_stop(hw, port);
1840
1841         if (hw->chip_id == CHIP_ID_GENESIS) {
1842                 skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_SET);
1843                 skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_SET);
1844         } else {
1845                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1846                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1847         }
1848
1849         skge_led(skge, LED_MODE_OFF);
1850
1851         skge_tx_clean(dev);
1852
1853         skge_rx_clean(skge);
1854
1855         skge_free(dev);
1856         return;
1857 }
1858
1859 static inline int skge_tx_avail(const struct skge_ring *ring)
1860 {
1861         mb();
1862         return ((ring->to_clean > ring->to_use) ? 0 : NUM_TX_DESC)
1863                 + (ring->to_clean - ring->to_use) - 1;
1864 }
1865
1866 static int skge_xmit_frame(struct net_device *dev, struct io_buffer *iob)
1867 {
1868         struct skge_port *skge = netdev_priv(dev);
1869         struct skge_hw *hw = skge->hw;
1870         struct skge_element *e;
1871         struct skge_tx_desc *td;
1872         u32 control, len;
1873         u64 map;
1874
1875         if (skge_tx_avail(&skge->tx_ring) < 1)
1876                 return -EBUSY;
1877
1878         e = skge->tx_ring.to_use;
1879         td = e->desc;
1880         assert(!(td->control & BMU_OWN));
1881         e->iob = iob;
1882         len = iob_len(iob);
1883         map = virt_to_bus(iob->data);
1884
1885         td->dma_lo = map;
1886         td->dma_hi = map >> 32;
1887
1888         control = BMU_CHECK;
1889
1890         control |= BMU_EOF| BMU_IRQ_EOF;
1891         /* Make sure all the descriptors written */
1892         wmb();
1893         td->control = BMU_OWN | BMU_SW | BMU_STF | control | len;
1894         wmb();
1895
1896         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_START);
1897
1898         DBGIO(PFX "%s: tx queued, slot %td, len %d\n",
1899              dev->name, e - skge->tx_ring.start, (unsigned int)len);
1900
1901         skge->tx_ring.to_use = e->next;
1902         wmb();
1903
1904         if (skge_tx_avail(&skge->tx_ring) <= 1) {
1905                 DBG(PFX "%s: transmit queue full\n", dev->name);
1906         }
1907
1908         return 0;
1909 }
1910
1911 /* Free all buffers in transmit ring */
1912 static void skge_tx_clean(struct net_device *dev)
1913 {
1914         struct skge_port *skge = netdev_priv(dev);
1915         struct skge_element *e;
1916
1917         for (e = skge->tx_ring.to_clean; e != skge->tx_ring.to_use; e = e->next) {
1918                 struct skge_tx_desc *td = e->desc;
1919                 td->control = 0;
1920         }
1921
1922         skge->tx_ring.to_clean = e;
1923 }
1924
1925 static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
1926
1927 static inline u16 phy_length(const struct skge_hw *hw, u32 status)
1928 {
1929         if (hw->chip_id == CHIP_ID_GENESIS)
1930                 return status >> XMR_FS_LEN_SHIFT;
1931         else
1932                 return status >> GMR_FS_LEN_SHIFT;
1933 }
1934
1935 static inline int bad_phy_status(const struct skge_hw *hw, u32 status)
1936 {
1937         if (hw->chip_id == CHIP_ID_GENESIS)
1938                 return (status & (XMR_FS_ERR | XMR_FS_2L_VLAN)) != 0;
1939         else
1940                 return (status & GMR_FS_ANY_ERR) ||
1941                         (status & GMR_FS_RX_OK) == 0;
1942 }
1943
1944 /* Free all buffers in Tx ring which are no longer owned by device */
1945 static void skge_tx_done(struct net_device *dev)
1946 {
1947         struct skge_port *skge = netdev_priv(dev);
1948         struct skge_ring *ring = &skge->tx_ring;
1949         struct skge_element *e;
1950
1951         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
1952
1953         for (e = ring->to_clean; e != ring->to_use; e = e->next) {
1954                 u32 control = ((const struct skge_tx_desc *) e->desc)->control;
1955
1956                 if (control & BMU_OWN)
1957                         break;
1958
1959                 netdev_tx_complete(dev, e->iob);
1960         }
1961         skge->tx_ring.to_clean = e;
1962
1963         /* Can run lockless until we need to synchronize to restart queue. */
1964         mb();
1965 }
1966
1967 static void skge_rx_refill(struct net_device *dev)
1968 {
1969         struct skge_port *skge = netdev_priv(dev);
1970         struct skge_ring *ring = &skge->rx_ring;
1971         struct skge_element *e;
1972         struct io_buffer *iob;
1973         struct skge_rx_desc *rd;
1974         u32 control;
1975         int i;
1976
1977         for (i = 0; i < NUM_RX_DESC; i++) {
1978                 e = ring->to_clean;
1979                 rd = e->desc;
1980                 iob = e->iob;
1981                 control = rd->control;
1982
1983                 /* nothing to do here */
1984                 if (iob || (control & BMU_OWN))
1985                         continue;
1986
1987                 DBG2("refilling rx desc %zd: ", (ring->to_clean - ring->start));
1988
1989                 iob = alloc_iob(RX_BUF_SIZE);
1990                 if (iob) {
1991                         skge_rx_setup(skge, e, iob, RX_BUF_SIZE);
1992                 } else {
1993                         DBG("descr %zd: alloc_iob() failed\n",
1994                              (ring->to_clean - ring->start));
1995                         /* We pass the descriptor to the NIC even if the
1996                          * allocation failed. The card will stop as soon as it
1997                          * encounters a descriptor with the OWN bit set to 0,
1998                          * thus never getting to the next descriptor that might
1999                          * contain a valid io_buffer. This would effectively
2000                          * stall the receive.
2001                          */
2002                         skge_rx_setup(skge, e, NULL, 0);
2003                 }
2004
2005                 ring->to_clean = e->next;
2006         }
2007 }
2008
2009 static void skge_rx_done(struct net_device *dev)
2010 {
2011         struct skge_port *skge = netdev_priv(dev);
2012         struct skge_ring *ring = &skge->rx_ring;
2013         struct skge_rx_desc *rd;
2014         struct skge_element *e;
2015         struct io_buffer *iob;
2016         u32 control;
2017         u16 len;
2018         int i;
2019
2020         e = ring->to_clean;
2021         for (i = 0; i < NUM_RX_DESC; i++) {
2022                 iob = e->iob;
2023                 rd = e->desc;
2024
2025                 rmb();
2026                 control = rd->control;
2027
2028                 if ((control & BMU_OWN))
2029                         break;
2030
2031                 if (!iob)
2032                         continue;
2033
2034                 len = control & BMU_BBC;
2035
2036                 /* catch RX errors */
2037                 if ((bad_phy_status(skge->hw, rd->status)) ||
2038                    (phy_length(skge->hw, rd->status) != len)) {
2039                         /* report receive errors */
2040                         DBG("rx error\n");
2041                         netdev_rx_err(dev, iob, -EIO);
2042                 } else {
2043                         DBG2("received packet, len %d\n", len);
2044                         iob_put(iob, len);
2045                         netdev_rx(dev, iob);
2046                 }
2047
2048                 /* io_buffer passed to core, make sure we don't reuse it */
2049                 e->iob = NULL;
2050
2051                 e = e->next;
2052         }
2053         skge_rx_refill(dev);
2054 }
2055
2056 static void skge_poll(struct net_device *dev)
2057 {
2058         struct skge_port *skge = netdev_priv(dev);
2059         struct skge_hw *hw = skge->hw;
2060         u32 status;
2061
2062         /* reading this register ACKs interrupts */
2063         status = skge_read32(hw, B0_SP_ISRC);
2064
2065         /* Link event? */
2066         if (status & IS_EXT_REG) {
2067                 skge_phyirq(hw);
2068                 if (skge->use_xm_link_timer)
2069                         xm_link_timer(skge);
2070         }
2071
2072         skge_tx_done(dev);
2073
2074         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
2075
2076         skge_rx_done(dev);
2077
2078         /* restart receiver */
2079         wmb();
2080         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_START);
2081
2082         skge_read32(hw, B0_IMSK);
2083
2084         return;
2085 }
2086
2087 static void skge_phyirq(struct skge_hw *hw)
2088 {
2089         int port;
2090
2091         for (port = 0; port < hw->ports; port++) {
2092                 struct net_device *dev = hw->dev[port];
2093                 struct skge_port *skge = netdev_priv(dev);
2094
2095                 if (hw->chip_id != CHIP_ID_GENESIS)
2096                         yukon_phy_intr(skge);
2097                 else if (hw->phy_type == SK_PHY_BCOM)
2098                         bcom_phy_intr(skge);
2099         }
2100
2101         hw->intr_mask |= IS_EXT_REG;
2102         skge_write32(hw, B0_IMSK, hw->intr_mask);
2103         skge_read32(hw, B0_IMSK);
2104 }
2105
2106 static const struct {
2107         u8 id;
2108         const char *name;
2109 } skge_chips[] = {
2110         { CHIP_ID_GENESIS,      "Genesis" },
2111         { CHIP_ID_YUKON,         "Yukon" },
2112         { CHIP_ID_YUKON_LITE,    "Yukon-Lite"},
2113         { CHIP_ID_YUKON_LP,      "Yukon-LP"},
2114 };
2115
2116 static const char *skge_board_name(const struct skge_hw *hw)
2117 {
2118         unsigned int i;
2119         static char buf[16];
2120
2121         for (i = 0; i < ARRAY_SIZE(skge_chips); i++)
2122                 if (skge_chips[i].id == hw->chip_id)
2123                         return skge_chips[i].name;
2124
2125         snprintf(buf, sizeof buf, "chipid 0x%x", hw->chip_id);
2126         return buf;
2127 }
2128
2129
2130 /*
2131  * Setup the board data structure, but don't bring up
2132  * the port(s)
2133  */
2134 static int skge_reset(struct skge_hw *hw)
2135 {
2136         u32 reg;
2137         u16 ctst, pci_status;
2138         u8 t8, mac_cfg, pmd_type;
2139         int i;
2140
2141         ctst = skge_read16(hw, B0_CTST);
2142
2143         /* do a SW reset */
2144         skge_write8(hw, B0_CTST, CS_RST_SET);
2145         skge_write8(hw, B0_CTST, CS_RST_CLR);
2146
2147         /* clear PCI errors, if any */
2148         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2149         skge_write8(hw, B2_TST_CTRL2, 0);
2150
2151         pci_read_config_word(hw->pdev, PCI_STATUS, &pci_status);
2152         pci_write_config_word(hw->pdev, PCI_STATUS,
2153                               pci_status | PCI_STATUS_ERROR_BITS);
2154         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2155         skge_write8(hw, B0_CTST, CS_MRST_CLR);
2156
2157         /* restore CLK_RUN bits (for Yukon-Lite) */
2158         skge_write16(hw, B0_CTST,
2159                      ctst & (CS_CLK_RUN_HOT|CS_CLK_RUN_RST|CS_CLK_RUN_ENA));
2160
2161         hw->chip_id = skge_read8(hw, B2_CHIP_ID);
2162         hw->phy_type = skge_read8(hw, B2_E_1) & 0xf;
2163         pmd_type = skge_read8(hw, B2_PMD_TYP);
2164         hw->copper = (pmd_type == 'T' || pmd_type == '1');
2165
2166         switch (hw->chip_id) {
2167         case CHIP_ID_GENESIS:
2168                 switch (hw->phy_type) {
2169                 case SK_PHY_XMAC:
2170                         hw->phy_addr = PHY_ADDR_XMAC;
2171                         break;
2172                 case SK_PHY_BCOM:
2173                         hw->phy_addr = PHY_ADDR_BCOM;
2174                         break;
2175                 default:
2176                         DBG(PFX "unsupported phy type 0x%x\n",
2177                                hw->phy_type);
2178                         return -EOPNOTSUPP;
2179                 }
2180                 break;
2181
2182         case CHIP_ID_YUKON:
2183         case CHIP_ID_YUKON_LITE:
2184         case CHIP_ID_YUKON_LP:
2185                 if (hw->phy_type < SK_PHY_MARV_COPPER && pmd_type != 'S')
2186                         hw->copper = 1;
2187
2188                 hw->phy_addr = PHY_ADDR_MARV;
2189                 break;
2190
2191         default:
2192                 DBG(PFX "unsupported chip type 0x%x\n",
2193                        hw->chip_id);
2194                 return -EOPNOTSUPP;
2195         }
2196
2197         mac_cfg = skge_read8(hw, B2_MAC_CFG);
2198         hw->ports = (mac_cfg & CFG_SNG_MAC) ? 1 : 2;
2199         hw->chip_rev = (mac_cfg & CFG_CHIP_R_MSK) >> 4;
2200
2201         /* read the adapters RAM size */
2202         t8 = skge_read8(hw, B2_E_0);
2203         if (hw->chip_id == CHIP_ID_GENESIS) {
2204                 if (t8 == 3) {
2205                         /* special case: 4 x 64k x 36, offset = 0x80000 */
2206                         hw->ram_size = 0x100000;
2207                         hw->ram_offset = 0x80000;
2208                 } else
2209                         hw->ram_size = t8 * 512;
2210         }
2211         else if (t8 == 0)
2212                 hw->ram_size = 0x20000;
2213         else
2214                 hw->ram_size = t8 * 4096;
2215
2216         hw->intr_mask = IS_HW_ERR;
2217
2218         /* Use PHY IRQ for all but fiber based Genesis board */
2219         if (!(hw->chip_id == CHIP_ID_GENESIS && hw->phy_type == SK_PHY_XMAC))
2220                 hw->intr_mask |= IS_EXT_REG;
2221
2222         if (hw->chip_id == CHIP_ID_GENESIS)
2223                 genesis_init(hw);
2224         else {
2225                 /* switch power to VCC (WA for VAUX problem) */
2226                 skge_write8(hw, B0_POWER_CTRL,
2227                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
2228
2229                 /* avoid boards with stuck Hardware error bits */
2230                 if ((skge_read32(hw, B0_ISRC) & IS_HW_ERR) &&
2231                     (skge_read32(hw, B0_HWE_ISRC) & IS_IRQ_SENSOR)) {
2232                         DBG(PFX "stuck hardware sensor bit\n");
2233                         hw->intr_mask &= ~IS_HW_ERR;
2234                 }
2235
2236                 /* Clear PHY COMA */
2237                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2238                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg);
2239                 reg &= ~PCI_PHY_COMA;
2240                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg);
2241                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2242
2243
2244                 for (i = 0; i < hw->ports; i++) {
2245                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2246                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2247                 }
2248         }
2249
2250         /* turn off hardware timer (unused) */
2251         skge_write8(hw, B2_TI_CTRL, TIM_STOP);
2252         skge_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2253         skge_write8(hw, B0_LED, LED_STAT_ON);
2254
2255         /* enable the Tx Arbiters */
2256         for (i = 0; i < hw->ports; i++)
2257                 skge_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2258
2259         /* Initialize ram interface */
2260         skge_write16(hw, B3_RI_CTRL, RI_RST_CLR);
2261
2262         skge_write8(hw, B3_RI_WTO_R1, SK_RI_TO_53);
2263         skge_write8(hw, B3_RI_WTO_XA1, SK_RI_TO_53);
2264         skge_write8(hw, B3_RI_WTO_XS1, SK_RI_TO_53);
2265         skge_write8(hw, B3_RI_RTO_R1, SK_RI_TO_53);
2266         skge_write8(hw, B3_RI_RTO_XA1, SK_RI_TO_53);
2267         skge_write8(hw, B3_RI_RTO_XS1, SK_RI_TO_53);
2268         skge_write8(hw, B3_RI_WTO_R2, SK_RI_TO_53);
2269         skge_write8(hw, B3_RI_WTO_XA2, SK_RI_TO_53);
2270         skge_write8(hw, B3_RI_WTO_XS2, SK_RI_TO_53);
2271         skge_write8(hw, B3_RI_RTO_R2, SK_RI_TO_53);
2272         skge_write8(hw, B3_RI_RTO_XA2, SK_RI_TO_53);
2273         skge_write8(hw, B3_RI_RTO_XS2, SK_RI_TO_53);
2274
2275         skge_write32(hw, B0_HWE_IMSK, IS_ERR_MSK);
2276
2277         /* Set interrupt moderation for Transmit only
2278          * Receive interrupts avoided by NAPI
2279          */
2280         skge_write32(hw, B2_IRQM_MSK, IS_XA1_F|IS_XA2_F);
2281         skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, 100));
2282         skge_write32(hw, B2_IRQM_CTRL, TIM_START);
2283
2284         skge_write32(hw, B0_IMSK, hw->intr_mask);
2285
2286         for (i = 0; i < hw->ports; i++) {
2287                 if (hw->chip_id == CHIP_ID_GENESIS)
2288                         genesis_reset(hw, i);
2289                 else
2290                         yukon_reset(hw, i);
2291         }
2292
2293         return 0;
2294 }
2295
2296 /* Initialize network device */
2297 static struct net_device *skge_devinit(struct skge_hw *hw, int port,
2298                                        int highmem __unused)
2299 {
2300         struct skge_port *skge;
2301         struct net_device *dev = alloc_etherdev(sizeof(*skge));
2302
2303         if (!dev) {
2304                 DBG(PFX "etherdev alloc failed\n");
2305                 return NULL;
2306         }
2307
2308         dev->dev = &hw->pdev->dev;
2309
2310         skge = netdev_priv(dev);
2311         skge->netdev = dev;
2312         skge->hw = hw;
2313
2314         /* Auto speed and flow control */
2315         skge->autoneg = AUTONEG_ENABLE;
2316         skge->flow_control = FLOW_MODE_SYM_OR_REM;
2317         skge->duplex = -1;
2318         skge->speed = -1;
2319         skge->advertising = skge_supported_modes(hw);
2320
2321         hw->dev[port] = dev;
2322
2323         skge->port = port;
2324
2325         /* read the mac address */
2326         memcpy(dev->hw_addr, (void *) (hw->regs + B2_MAC_1 + port*8), ETH_ALEN);
2327
2328         return dev;
2329 }
2330
2331 static void skge_show_addr(struct net_device *dev)
2332 {
2333         DBG2(PFX "%s: addr %s\n",
2334              dev->name, netdev_addr(dev));
2335 }
2336
2337 static int skge_probe(struct pci_device *pdev)
2338 {
2339         struct net_device *dev, *dev1;
2340         struct skge_hw *hw;
2341         int err, using_dac = 0;
2342
2343         adjust_pci_device(pdev);
2344
2345         err = -ENOMEM;
2346         hw = zalloc(sizeof(*hw));
2347         if (!hw) {
2348                 DBG(PFX "cannot allocate hardware struct\n");
2349                 goto err_out_free_regions;
2350         }
2351
2352         hw->pdev = pdev;
2353
2354         hw->regs = (unsigned long)ioremap(pci_bar_start(pdev, PCI_BASE_ADDRESS_0),
2355                                 SKGE_REG_SIZE);
2356         if (!hw->regs) {
2357                 DBG(PFX "cannot map device registers\n");
2358                 goto err_out_free_hw;
2359         }
2360
2361         err = skge_reset(hw);
2362         if (err)
2363                 goto err_out_iounmap;
2364
2365         DBG(PFX " addr 0x%llx irq %d chip %s rev %d\n",
2366             (unsigned long long)pdev->ioaddr, pdev->irq,
2367             skge_board_name(hw), hw->chip_rev);
2368
2369         dev = skge_devinit(hw, 0, using_dac);
2370         if (!dev)
2371                 goto err_out_led_off;
2372
2373         netdev_init ( dev, &skge_operations );
2374
2375         err = register_netdev(dev);
2376         if (err) {
2377                 DBG(PFX "cannot register net device\n");
2378                 goto err_out_free_netdev;
2379         }
2380
2381         skge_show_addr(dev);
2382
2383         if (hw->ports > 1 && (dev1 = skge_devinit(hw, 1, using_dac))) {
2384                 if (register_netdev(dev1) == 0)
2385                         skge_show_addr(dev1);
2386                 else {
2387                         /* Failure to register second port need not be fatal */
2388                         DBG(PFX "register of second port failed\n");
2389                         hw->dev[1] = NULL;
2390                         netdev_nullify(dev1);
2391                         netdev_put(dev1);
2392                 }
2393         }
2394         pci_set_drvdata(pdev, hw);
2395
2396         return 0;
2397
2398 err_out_free_netdev:
2399         netdev_nullify(dev);
2400         netdev_put(dev);
2401 err_out_led_off:
2402         skge_write16(hw, B0_LED, LED_STAT_OFF);
2403 err_out_iounmap:
2404         iounmap((void*)hw->regs);
2405 err_out_free_hw:
2406         free(hw);
2407 err_out_free_regions:
2408         pci_set_drvdata(pdev, NULL);
2409         return err;
2410 }
2411
2412 static void skge_remove(struct pci_device *pdev)
2413 {
2414         struct skge_hw *hw  = pci_get_drvdata(pdev);
2415         struct net_device *dev0, *dev1;
2416
2417         if (!hw)
2418                 return;
2419
2420         if ((dev1 = hw->dev[1]))
2421                 unregister_netdev(dev1);
2422         dev0 = hw->dev[0];
2423         unregister_netdev(dev0);
2424
2425         hw->intr_mask = 0;
2426         skge_write32(hw, B0_IMSK, 0);
2427         skge_read32(hw, B0_IMSK);
2428
2429         skge_write16(hw, B0_LED, LED_STAT_OFF);
2430         skge_write8(hw, B0_CTST, CS_RST_SET);
2431
2432         if (dev1) {
2433                 netdev_nullify(dev1);
2434                 netdev_put(dev1);
2435         }
2436         netdev_nullify(dev0);
2437         netdev_put(dev0);
2438
2439         iounmap((void*)hw->regs);
2440         free(hw);
2441         pci_set_drvdata(pdev, NULL);
2442 }
2443
2444 /*
2445  * Enable or disable IRQ masking.
2446  *
2447  * @v netdev            Device to control.
2448  * @v enable            Zero to mask off IRQ, non-zero to enable IRQ.
2449  *
2450  * This is a iPXE Network Driver API function.
2451  */
2452 static void skge_net_irq ( struct net_device *dev, int enable ) {
2453         struct skge_port *skge = netdev_priv(dev);
2454         struct skge_hw *hw = skge->hw;
2455
2456         if (enable)
2457                 hw->intr_mask |= portmask[skge->port];
2458         else
2459                 hw->intr_mask &= ~portmask[skge->port];
2460         skge_write32(hw, B0_IMSK, hw->intr_mask);
2461 }
2462
2463 struct pci_driver skge_driver __pci_driver = {
2464         .ids      = skge_id_table,
2465         .id_count = ( sizeof (skge_id_table) / sizeof (skge_id_table[0]) ),
2466         .probe    = skge_probe,
2467         .remove   = skge_remove
2468 };
2469