qemu/roms/ipxe/src/drivers/net/ath/ath9k/ath9k_ar9002_phy.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Modified for iPXE by Scott K Logan <logans@cottsay.net> July 2011
   5  * Original from Linux kernel 3.0.1
   6  *
   7  * Permission to use, copy, modify, and/or distribute this software for any
   8  * purpose with or without fee is hereby granted, provided that the above
   9  * copyright notice and this permission notice appear in all copies.
  10  *
  11  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  12  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  13  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  14  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  15  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  16  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  17  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  18  */
  19
  20 /**
  21  * DOC: Programming Atheros 802.11n analog front end radios
  22  *
  23  * AR5416 MAC based PCI devices and AR518 MAC based PCI-Express
  24  * devices have either an external AR2133 analog front end radio for single
  25  * band 2.4 GHz communication or an AR5133 analog front end radio for dual
  26  * band 2.4 GHz / 5 GHz communication.
  27  *
  28  * All devices after the AR5416 and AR5418 family starting with the AR9280
  29  * have their analog front radios, MAC/BB and host PCIe/USB interface embedded
  30  * into a single-chip and require less programming.
  31  *
  32  * The following single-chips exist with a respective embedded radio:
  33  *
  34  * AR9280 - 11n dual-band 2x2 MIMO for PCIe
  35  * AR9281 - 11n single-band 1x2 MIMO for PCIe
  36  * AR9285 - 11n single-band 1x1 for PCIe
  37  * AR9287 - 11n single-band 2x2 MIMO for PCIe
  38  *
  39  * AR9220 - 11n dual-band 2x2 MIMO for PCI
  40  * AR9223 - 11n single-band 2x2 MIMO for PCI
  41  *
  42  * AR9287 - 11n single-band 1x1 MIMO for USB
  43  */
  44
  45 #include <ipxe/io.h>
  46
  47 #include "hw.h"
  48 #include "ar9002_phy.h"
  49
  50 /**
  51  * ar9002_hw_set_channel - set channel on single-chip device
  52  * @ah: atheros hardware structure
  53  * @chan:
  54  *
  55  * This is the function to change channel on single-chip devices, that is
  56  * all devices after ar9280.
  57  *
  58  * This function takes the channel value in MHz and sets
  59  * hardware channel value. Assumes writes have been enabled to analog bus.
  60  *
  61  * Actual Expression,
  62  *
  63  * For 2GHz channel,
  64  * Channel Frequency = (3/4) * freq_ref * (chansel[8:0] + chanfrac[16:0]/2^17)
  65  * (freq_ref = 40MHz)
  66  *
  67  * For 5GHz channel,
  68  * Channel Frequency = (3/2) * freq_ref * (chansel[8:0] + chanfrac[16:0]/2^10)
  69  * (freq_ref = 40MHz/(24>>amodeRefSel))
  70  */
  71 static int ar9002_hw_set_channel(struct ath_hw *ah, struct ath9k_channel *chan)
  72 {
  73         u16 bMode, fracMode, aModeRefSel = 0;
  74         u32 freq, ndiv, channelSel = 0, channelFrac = 0, reg32 = 0;
  75         struct chan_centers centers;
  76         u32 refDivA = 24;
  77
  78         ath9k_hw_get_channel_centers(ah, chan, &centers);
  79         freq = centers.synth_center;
  80
  81         reg32 = REG_READ(ah, AR_PHY_SYNTH_CONTROL);
  82         reg32 &= 0xc0000000;
  83
  84         if (freq < 4800) { /* 2 GHz, fractional mode */
  85                 u32 txctl;
  86                 unsigned int regWrites = 0;
  87
  88                 bMode = 1;
  89                 fracMode = 1;
  90                 aModeRefSel = 0;
  91                 channelSel = CHANSEL_2G(freq);
  92
  93                 if (AR_SREV_9287_11_OR_LATER(ah)) {
  94                         if (freq == 2484) {
  95                                 /* Enable channel spreading for channel 14 */
  96                                 REG_WRITE_ARRAY(&ah->iniCckfirJapan2484,
  97                                                 1, regWrites);
  98                         } else {
  99                                 REG_WRITE_ARRAY(&ah->iniCckfirNormal,
 100                                                 1, regWrites);
 101                         }
 102                 } else {
 103                         txctl = REG_READ(ah, AR_PHY_CCK_TX_CTRL);
 104                         if (freq == 2484) {
 105                                 /* Enable channel spreading for channel 14 */
 106                                 REG_WRITE(ah, AR_PHY_CCK_TX_CTRL,
 107                                           txctl | AR_PHY_CCK_TX_CTRL_JAPAN);
 108                         } else {
 109                                 REG_WRITE(ah, AR_PHY_CCK_TX_CTRL,
 110                                           txctl & ~AR_PHY_CCK_TX_CTRL_JAPAN);
 111                         }
 112                 }
 113         } else {
 114                 bMode = 0;
 115                 fracMode = 0;
 116
 117                 switch (ah->eep_ops->get_eeprom(ah, EEP_FRAC_N_5G)) {
 118                 case 0:
 119                         if ((freq % 20) == 0)
 120                                 aModeRefSel = 3;
 121                         else if ((freq % 10) == 0)
 122                                 aModeRefSel = 2;
 123                         if (aModeRefSel)
 124                                 break;
 125                 case 1:
 126                 default:
 127                         aModeRefSel = 0;
 128                         /*
 129                          * Enable 2G (fractional) mode for channels
 130                          * which are 5MHz spaced.
 131                          */
 132                         fracMode = 1;
 133                         refDivA = 1;
 134                         channelSel = CHANSEL_5G(freq);
 135
 136                         /* RefDivA setting */
 137                         REG_RMW_FIELD(ah, AR_AN_SYNTH9,
 138                                       AR_AN_SYNTH9_REFDIVA, refDivA);
 139
 140                 }
 141
 142                 if (!fracMode) {
 143                         ndiv = (freq * (refDivA >> aModeRefSel)) / 60;
 144                         channelSel = ndiv & 0x1ff;
 145                         channelFrac = (ndiv & 0xfffffe00) * 2;
 146                         channelSel = (channelSel << 17) | channelFrac;
 147                 }
 148         }
 149
 150         reg32 = reg32 |
 151             (bMode << 29) |
 152             (fracMode << 28) | (aModeRefSel << 26) | (channelSel);
 153
 154         REG_WRITE(ah, AR_PHY_SYNTH_CONTROL, reg32);
 155
 156         ah->curchan = chan;
 157         ah->curchan_rad_index = -1;
 158
 159         return 0;
 160 }
 161
 162 /**
 163  * ar9002_hw_spur_mitigate - convert baseband spur frequency
 164  * @ah: atheros hardware structure
 165  * @chan:
 166  *
 167  * For single-chip solutions. Converts to baseband spur frequency given the
 168  * input channel frequency and compute register settings below.
 169  */
 170 static void ar9002_hw_spur_mitigate(struct ath_hw *ah,
 171                                     struct ath9k_channel *chan)
 172 {
 173         int bb_spur = AR_NO_SPUR;
 174         int freq;
 175         int bin, cur_bin;
 176         int bb_spur_off, spur_subchannel_sd;
 177         int spur_freq_sd;
 178         int spur_delta_phase;
 179         int denominator;
 180         int upper, lower, cur_vit_mask;
 181         int tmp, newVal;
 182         int i;
 183         static const int pilot_mask_reg[4] = {
 184                 AR_PHY_TIMING7, AR_PHY_TIMING8,
 185                 AR_PHY_PILOT_MASK_01_30, AR_PHY_PILOT_MASK_31_60
 186         };
 187         static const int chan_mask_reg[4] = {
 188                 AR_PHY_TIMING9, AR_PHY_TIMING10,
 189                 AR_PHY_CHANNEL_MASK_01_30, AR_PHY_CHANNEL_MASK_31_60
 190         };
 191         static const int inc[4] = { 0, 100, 0, 0 };
 192         struct chan_centers centers;
 193
 194         int8_t mask_m[123];
 195         int8_t mask_p[123];
 196         int8_t mask_amt;
 197         int tmp_mask;
 198         int cur_bb_spur;
 199         int is2GHz = IS_CHAN_2GHZ(chan);
 200
 201         memset(&mask_m, 0, sizeof(int8_t) * 123);
 202         memset(&mask_p, 0, sizeof(int8_t) * 123);
 203
 204         ath9k_hw_get_channel_centers(ah, chan, &centers);
 205         freq = centers.synth_center;
 206
 207         ah->config.spurmode = SPUR_ENABLE_EEPROM;
 208         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 209                 cur_bb_spur = ah->eep_ops->get_spur_channel(ah, i, is2GHz);
 210
 211                 if (AR_NO_SPUR == cur_bb_spur)
 212                         break;
 213
 214                 if (is2GHz)
 215                         cur_bb_spur = (cur_bb_spur / 10) + AR_BASE_FREQ_2GHZ;
 216                 else
 217                         cur_bb_spur = (cur_bb_spur / 10) + AR_BASE_FREQ_5GHZ;
 218
 219                 cur_bb_spur = cur_bb_spur - freq;
 220
 221                 if (IS_CHAN_HT40(chan)) {
 222                         if ((cur_bb_spur > -AR_SPUR_FEEQ_BOUND_HT40) &&
 223                             (cur_bb_spur < AR_SPUR_FEEQ_BOUND_HT40)) {
 224                                 bb_spur = cur_bb_spur;
 225                                 break;
 226                         }
 227                 } else if ((cur_bb_spur > -AR_SPUR_FEEQ_BOUND_HT20) &&
 228                            (cur_bb_spur < AR_SPUR_FEEQ_BOUND_HT20)) {
 229                         bb_spur = cur_bb_spur;
 230                         break;
 231                 }
 232         }
 233
 234         if (AR_NO_SPUR == bb_spur) {
 235                 REG_CLR_BIT(ah, AR_PHY_FORCE_CLKEN_CCK,
 236                             AR_PHY_FORCE_CLKEN_CCK_MRC_MUX);
 237                 return;
 238         } else {
 239                 REG_CLR_BIT(ah, AR_PHY_FORCE_CLKEN_CCK,
 240                             AR_PHY_FORCE_CLKEN_CCK_MRC_MUX);
 241         }
 242
 243         bin = bb_spur * 320;
 244
 245         tmp = REG_READ(ah, AR_PHY_TIMING_CTRL4(0));
 246
 247         ENABLE_REGWRITE_BUFFER(ah);
 248
 249         newVal = tmp | (AR_PHY_TIMING_CTRL4_ENABLE_SPUR_RSSI |
 250                         AR_PHY_TIMING_CTRL4_ENABLE_SPUR_FILTER |
 251                         AR_PHY_TIMING_CTRL4_ENABLE_CHAN_MASK |
 252                         AR_PHY_TIMING_CTRL4_ENABLE_PILOT_MASK);
 253         REG_WRITE(ah, AR_PHY_TIMING_CTRL4(0), newVal);
 254
 255         newVal = (AR_PHY_SPUR_REG_MASK_RATE_CNTL |
 256                   AR_PHY_SPUR_REG_ENABLE_MASK_PPM |
 257                   AR_PHY_SPUR_REG_MASK_RATE_SELECT |
 258                   AR_PHY_SPUR_REG_ENABLE_VIT_SPUR_RSSI |
 259                   SM(SPUR_RSSI_THRESH, AR_PHY_SPUR_REG_SPUR_RSSI_THRESH));
 260         REG_WRITE(ah, AR_PHY_SPUR_REG, newVal);
 261
 262         if (IS_CHAN_HT40(chan)) {
 263                 if (bb_spur < 0) {
 264                         spur_subchannel_sd = 1;
 265                         bb_spur_off = bb_spur + 10;
 266                 } else {
 267                         spur_subchannel_sd = 0;
 268                         bb_spur_off = bb_spur - 10;
 269                 }
 270         } else {
 271                 spur_subchannel_sd = 0;
 272                 bb_spur_off = bb_spur;
 273         }
 274
 275         if (IS_CHAN_HT40(chan))
 276                 spur_delta_phase =
 277                         ((bb_spur * 262144) /
 278                          10) & AR_PHY_TIMING11_SPUR_DELTA_PHASE;
 279         else
 280                 spur_delta_phase =
 281                         ((bb_spur * 524288) /
 282                          10) & AR_PHY_TIMING11_SPUR_DELTA_PHASE;
 283
 284         denominator = IS_CHAN_2GHZ(chan) ? 44 : 40;
 285         spur_freq_sd = ((bb_spur_off * 2048) / denominator) & 0x3ff;
 286
 287         newVal = (AR_PHY_TIMING11_USE_SPUR_IN_AGC |
 288                   SM(spur_freq_sd, AR_PHY_TIMING11_SPUR_FREQ_SD) |
 289                   SM(spur_delta_phase, AR_PHY_TIMING11_SPUR_DELTA_PHASE));
 290         REG_WRITE(ah, AR_PHY_TIMING11, newVal);
 291
 292         newVal = spur_subchannel_sd << AR_PHY_SFCORR_SPUR_SUBCHNL_SD_S;
 293         REG_WRITE(ah, AR_PHY_SFCORR_EXT, newVal);
 294
 295         cur_bin = -6000;
 296         upper = bin + 100;
 297         lower = bin - 100;
 298
 299         for (i = 0; i < 4; i++) {
 300                 int pilot_mask = 0;
 301                 int chan_mask = 0;
 302                 int bp = 0;
 303                 for (bp = 0; bp < 30; bp++) {
 304                         if ((cur_bin > lower) && (cur_bin < upper)) {
 305                                 pilot_mask = pilot_mask | 0x1 << bp;
 306                                 chan_mask = chan_mask | 0x1 << bp;
 307                         }
 308                         cur_bin += 100;
 309                 }
 310                 cur_bin += inc[i];
 311                 REG_WRITE(ah, pilot_mask_reg[i], pilot_mask);
 312                 REG_WRITE(ah, chan_mask_reg[i], chan_mask);
 313         }
 314
 315         cur_vit_mask = 6100;
 316         upper = bin + 120;
 317         lower = bin - 120;
 318
 319         for (i = 0; i < 123; i++) {
 320                 if ((cur_vit_mask > lower) && (cur_vit_mask < upper)) {
 321
 322                         /* workaround for gcc bug #37014 */
 323                         volatile int tmp_v = abs(cur_vit_mask - bin);
 324
 325                         if (tmp_v < 75)
 326                                 mask_amt = 1;
 327                         else
 328                                 mask_amt = 0;
 329                         if (cur_vit_mask < 0)
 330                                 mask_m[abs(cur_vit_mask / 100)] = mask_amt;
 331                         else
 332                                 mask_p[cur_vit_mask / 100] = mask_amt;
 333                 }
 334                 cur_vit_mask -= 100;
 335         }
 336
 337         tmp_mask = (mask_m[46] << 30) | (mask_m[47] << 28)
 338                 | (mask_m[48] << 26) | (mask_m[49] << 24)
 339                 | (mask_m[50] << 22) | (mask_m[51] << 20)
 340                 | (mask_m[52] << 18) | (mask_m[53] << 16)
 341                 | (mask_m[54] << 14) | (mask_m[55] << 12)
 342                 | (mask_m[56] << 10) | (mask_m[57] << 8)
 343                 | (mask_m[58] << 6) | (mask_m[59] << 4)
 344                 | (mask_m[60] << 2) | (mask_m[61] << 0);
 345         REG_WRITE(ah, AR_PHY_BIN_MASK_1, tmp_mask);
 346         REG_WRITE(ah, AR_PHY_VIT_MASK2_M_46_61, tmp_mask);
 347
 348         tmp_mask = (mask_m[31] << 28)
 349                 | (mask_m[32] << 26) | (mask_m[33] << 24)
 350                 | (mask_m[34] << 22) | (mask_m[35] << 20)
 351                 | (mask_m[36] << 18) | (mask_m[37] << 16)
 352                 | (mask_m[48] << 14) | (mask_m[39] << 12)
 353                 | (mask_m[40] << 10) | (mask_m[41] << 8)
 354                 | (mask_m[42] << 6) | (mask_m[43] << 4)
 355                 | (mask_m[44] << 2) | (mask_m[45] << 0);
 356         REG_WRITE(ah, AR_PHY_BIN_MASK_2, tmp_mask);
 357         REG_WRITE(ah, AR_PHY_MASK2_M_31_45, tmp_mask);
 358
 359         tmp_mask = (mask_m[16] << 30) | (mask_m[16] << 28)
 360                 | (mask_m[18] << 26) | (mask_m[18] << 24)
 361                 | (mask_m[20] << 22) | (mask_m[20] << 20)
 362                 | (mask_m[22] << 18) | (mask_m[22] << 16)
 363                 | (mask_m[24] << 14) | (mask_m[24] << 12)
 364                 | (mask_m[25] << 10) | (mask_m[26] << 8)
 365                 | (mask_m[27] << 6) | (mask_m[28] << 4)
 366                 | (mask_m[29] << 2) | (mask_m[30] << 0);
 367         REG_WRITE(ah, AR_PHY_BIN_MASK_3, tmp_mask);
 368         REG_WRITE(ah, AR_PHY_MASK2_M_16_30, tmp_mask);
 369
 370         tmp_mask = (mask_m[0] << 30) | (mask_m[1] << 28)
 371                 | (mask_m[2] << 26) | (mask_m[3] << 24)
 372                 | (mask_m[4] << 22) | (mask_m[5] << 20)
 373                 | (mask_m[6] << 18) | (mask_m[7] << 16)
 374                 | (mask_m[8] << 14) | (mask_m[9] << 12)
 375                 | (mask_m[10] << 10) | (mask_m[11] << 8)
 376                 | (mask_m[12] << 6) | (mask_m[13] << 4)
 377                 | (mask_m[14] << 2) | (mask_m[15] << 0);
 378         REG_WRITE(ah, AR_PHY_MASK_CTL, tmp_mask);
 379         REG_WRITE(ah, AR_PHY_MASK2_M_00_15, tmp_mask);
 380
 381         tmp_mask = (mask_p[15] << 28)
 382                 | (mask_p[14] << 26) | (mask_p[13] << 24)
 383                 | (mask_p[12] << 22) | (mask_p[11] << 20)
 384                 | (mask_p[10] << 18) | (mask_p[9] << 16)
 385                 | (mask_p[8] << 14) | (mask_p[7] << 12)
 386                 | (mask_p[6] << 10) | (mask_p[5] << 8)
 387                 | (mask_p[4] << 6) | (mask_p[3] << 4)
 388                 | (mask_p[2] << 2) | (mask_p[1] << 0);
 389         REG_WRITE(ah, AR_PHY_BIN_MASK2_1, tmp_mask);
 390         REG_WRITE(ah, AR_PHY_MASK2_P_15_01, tmp_mask);
 391
 392         tmp_mask = (mask_p[30] << 28)
 393                 | (mask_p[29] << 26) | (mask_p[28] << 24)
 394                 | (mask_p[27] << 22) | (mask_p[26] << 20)
 395                 | (mask_p[25] << 18) | (mask_p[24] << 16)
 396                 | (mask_p[23] << 14) | (mask_p[22] << 12)
 397                 | (mask_p[21] << 10) | (mask_p[20] << 8)
 398                 | (mask_p[19] << 6) | (mask_p[18] << 4)
 399                 | (mask_p[17] << 2) | (mask_p[16] << 0);
 400         REG_WRITE(ah, AR_PHY_BIN_MASK2_2, tmp_mask);
 401         REG_WRITE(ah, AR_PHY_MASK2_P_30_16, tmp_mask);
 402
 403         tmp_mask = (mask_p[45] << 28)
 404                 | (mask_p[44] << 26) | (mask_p[43] << 24)
 405                 | (mask_p[42] << 22) | (mask_p[41] << 20)
 406                 | (mask_p[40] << 18) | (mask_p[39] << 16)
 407                 | (mask_p[38] << 14) | (mask_p[37] << 12)
 408                 | (mask_p[36] << 10) | (mask_p[35] << 8)
 409                 | (mask_p[34] << 6) | (mask_p[33] << 4)
 410                 | (mask_p[32] << 2) | (mask_p[31] << 0);
 411         REG_WRITE(ah, AR_PHY_BIN_MASK2_3, tmp_mask);
 412         REG_WRITE(ah, AR_PHY_MASK2_P_45_31, tmp_mask);
 413
 414         tmp_mask = (mask_p[61] << 30) | (mask_p[60] << 28)
 415                 | (mask_p[59] << 26) | (mask_p[58] << 24)
 416                 | (mask_p[57] << 22) | (mask_p[56] << 20)
 417                 | (mask_p[55] << 18) | (mask_p[54] << 16)
 418                 | (mask_p[53] << 14) | (mask_p[52] << 12)
 419                 | (mask_p[51] << 10) | (mask_p[50] << 8)
 420                 | (mask_p[49] << 6) | (mask_p[48] << 4)
 421                 | (mask_p[47] << 2) | (mask_p[46] << 0);
 422         REG_WRITE(ah, AR_PHY_BIN_MASK2_4, tmp_mask);
 423         REG_WRITE(ah, AR_PHY_MASK2_P_61_45, tmp_mask);
 424
 425         REGWRITE_BUFFER_FLUSH(ah);
 426 }
 427
 428 static void ar9002_olc_init(struct ath_hw *ah)
 429 {
 430         u32 i;
 431
 432         if (!OLC_FOR_AR9280_20_LATER)
 433                 return;
 434
 435         if (OLC_FOR_AR9287_10_LATER) {
 436                 REG_SET_BIT(ah, AR_PHY_TX_PWRCTRL9,
 437                                 AR_PHY_TX_PWRCTRL9_RES_DC_REMOVAL);
 438                 ath9k_hw_analog_shift_rmw(ah, AR9287_AN_TXPC0,
 439                                 AR9287_AN_TXPC0_TXPCMODE,
 440                                 AR9287_AN_TXPC0_TXPCMODE_S,
 441                                 AR9287_AN_TXPC0_TXPCMODE_TEMPSENSE);
 442                 udelay(100);
 443         } else {
 444                 for (i = 0; i < AR9280_TX_GAIN_TABLE_SIZE; i++)
 445                         ah->originalGain[i] =
 446                                 MS(REG_READ(ah, AR_PHY_TX_GAIN_TBL1 + i * 4),
 447                                                 AR_PHY_TX_GAIN);
 448                 ah->PDADCdelta = 0;
 449         }
 450 }
 451
 452 static u32 ar9002_hw_compute_pll_control(struct ath_hw *ah,
 453                                          struct ath9k_channel *chan)
 454 {
 455         u32 pll;
 456
 457         pll = SM(0x5, AR_RTC_9160_PLL_REFDIV);
 458
 459         if (chan && IS_CHAN_HALF_RATE(chan))
 460                 pll |= SM(0x1, AR_RTC_9160_PLL_CLKSEL);
 461         else if (chan && IS_CHAN_QUARTER_RATE(chan))
 462                 pll |= SM(0x2, AR_RTC_9160_PLL_CLKSEL);
 463
 464         if (chan && IS_CHAN_5GHZ(chan)) {
 465                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
 466                         pll = 0x142c;
 467                 else if (AR_SREV_9280_20(ah))
 468                         pll = 0x2850;
 469                 else
 470                         pll |= SM(0x28, AR_RTC_9160_PLL_DIV);
 471         } else {
 472                 pll |= SM(0x2c, AR_RTC_9160_PLL_DIV);
 473         }
 474
 475         return pll;
 476 }
 477
 478 static void ar9002_hw_do_getnf(struct ath_hw *ah,
 479                               int16_t nfarray[NUM_NF_READINGS])
 480 {
 481         int16_t nf;
 482
 483         nf = MS(REG_READ(ah, AR_PHY_CCA), AR9280_PHY_MINCCA_PWR);
 484         nfarray[0] = sign_extend32(nf, 8);
 485
 486         nf = MS(REG_READ(ah, AR_PHY_EXT_CCA), AR9280_PHY_EXT_MINCCA_PWR);
 487         if (IS_CHAN_HT40(ah->curchan))
 488                 nfarray[3] = sign_extend32(nf, 8);
 489
 490         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 491                 return;
 492
 493         nf = MS(REG_READ(ah, AR_PHY_CH1_CCA), AR9280_PHY_CH1_MINCCA_PWR);
 494         nfarray[1] = sign_extend32(nf, 8);
 495
 496         nf = MS(REG_READ(ah, AR_PHY_CH1_EXT_CCA), AR9280_PHY_CH1_EXT_MINCCA_PWR);
 497         if (IS_CHAN_HT40(ah->curchan))
 498                 nfarray[4] = sign_extend32(nf, 8);
 499 }
 500
 501 static void ar9002_hw_set_nf_limits(struct ath_hw *ah)
 502 {
 503         if (AR_SREV_9285(ah)) {
 504                 ah->nf_2g.max = AR_PHY_CCA_MAX_GOOD_VAL_9285_2GHZ;
 505                 ah->nf_2g.min = AR_PHY_CCA_MIN_GOOD_VAL_9285_2GHZ;
 506                 ah->nf_2g.nominal = AR_PHY_CCA_NOM_VAL_9285_2GHZ;
 507         } else if (AR_SREV_9287(ah)) {
 508                 ah->nf_2g.max = AR_PHY_CCA_MAX_GOOD_VAL_9287_2GHZ;
 509                 ah->nf_2g.min = AR_PHY_CCA_MIN_GOOD_VAL_9287_2GHZ;
 510                 ah->nf_2g.nominal = AR_PHY_CCA_NOM_VAL_9287_2GHZ;
 511         } else if (AR_SREV_9271(ah)) {
 512                 ah->nf_2g.max = AR_PHY_CCA_MAX_GOOD_VAL_9271_2GHZ;
 513                 ah->nf_2g.min = AR_PHY_CCA_MIN_GOOD_VAL_9271_2GHZ;
 514                 ah->nf_2g.nominal = AR_PHY_CCA_NOM_VAL_9271_2GHZ;
 515         } else {
 516                 ah->nf_2g.max = AR_PHY_CCA_MAX_GOOD_VAL_9280_2GHZ;
 517                 ah->nf_2g.min = AR_PHY_CCA_MIN_GOOD_VAL_9280_2GHZ;
 518                 ah->nf_2g.nominal = AR_PHY_CCA_NOM_VAL_9280_2GHZ;
 519                 ah->nf_5g.max = AR_PHY_CCA_MAX_GOOD_VAL_9280_5GHZ;
 520                 ah->nf_5g.min = AR_PHY_CCA_MIN_GOOD_VAL_9280_5GHZ;
 521                 ah->nf_5g.nominal = AR_PHY_CCA_NOM_VAL_9280_5GHZ;
 522         }
 523 }
 524
 525 static void ar9002_hw_antdiv_comb_conf_get(struct ath_hw *ah,
 526                                    struct ath_hw_antcomb_conf *antconf)
 527 {
 528         u32 regval;
 529
 530         regval = REG_READ(ah, AR_PHY_MULTICHAIN_GAIN_CTL);
 531         antconf->main_lna_conf = (regval & AR_PHY_9285_ANT_DIV_MAIN_LNACONF) >>
 532                                   AR_PHY_9285_ANT_DIV_MAIN_LNACONF_S;
 533         antconf->alt_lna_conf = (regval & AR_PHY_9285_ANT_DIV_ALT_LNACONF) >>
 534                                  AR_PHY_9285_ANT_DIV_ALT_LNACONF_S;
 535         antconf->fast_div_bias = (regval & AR_PHY_9285_FAST_DIV_BIAS) >>
 536                                   AR_PHY_9285_FAST_DIV_BIAS_S;
 537         antconf->lna1_lna2_delta = -3;
 538         antconf->div_group = 0;
 539 }
 540
 541 static void ar9002_hw_antdiv_comb_conf_set(struct ath_hw *ah,
 542                                    struct ath_hw_antcomb_conf *antconf)
 543 {
 544         u32 regval;
 545
 546         regval = REG_READ(ah, AR_PHY_MULTICHAIN_GAIN_CTL);
 547         regval &= ~(AR_PHY_9285_ANT_DIV_MAIN_LNACONF |
 548                     AR_PHY_9285_ANT_DIV_ALT_LNACONF |
 549                     AR_PHY_9285_FAST_DIV_BIAS);
 550         regval |= ((antconf->main_lna_conf << AR_PHY_9285_ANT_DIV_MAIN_LNACONF_S)
 551                    & AR_PHY_9285_ANT_DIV_MAIN_LNACONF);
 552         regval |= ((antconf->alt_lna_conf << AR_PHY_9285_ANT_DIV_ALT_LNACONF_S)
 553                    & AR_PHY_9285_ANT_DIV_ALT_LNACONF);
 554         regval |= ((antconf->fast_div_bias << AR_PHY_9285_FAST_DIV_BIAS_S)
 555                    & AR_PHY_9285_FAST_DIV_BIAS);
 556
 557         REG_WRITE(ah, AR_PHY_MULTICHAIN_GAIN_CTL, regval);
 558 }
 559
 560 void ar9002_hw_attach_phy_ops(struct ath_hw *ah)
 561 {
 562         struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
 563         struct ath_hw_ops *ops = ath9k_hw_ops(ah);
 564
 565         priv_ops->set_rf_regs = NULL;
 566         priv_ops->rf_alloc_ext_banks = NULL;
 567         priv_ops->rf_free_ext_banks = NULL;
 568         priv_ops->rf_set_freq = ar9002_hw_set_channel;
 569         priv_ops->spur_mitigate_freq = ar9002_hw_spur_mitigate;
 570         priv_ops->olc_init = ar9002_olc_init;
 571         priv_ops->compute_pll_control = ar9002_hw_compute_pll_control;
 572         priv_ops->do_getnf = ar9002_hw_do_getnf;
 573
 574         ops->antdiv_comb_conf_get = ar9002_hw_antdiv_comb_conf_get;
 575         ops->antdiv_comb_conf_set = ar9002_hw_antdiv_comb_conf_set;
 576
 577         ar9002_hw_set_nf_limits(ah);
 578 }