kernel/drivers/net/ethernet/smsc/smc91x.h

   1 /*------------------------------------------------------------------------
   2  . smc91x.h - macros for SMSC's 91C9x/91C1xx single-chip Ethernet device.
   3  .
   4  . Copyright (C) 1996 by Erik Stahlman
   5  . Copyright (C) 2001 Standard Microsystems Corporation
   6  .      Developed by Simple Network Magic Corporation
   7  . Copyright (C) 2003 Monta Vista Software, Inc.
   8  .      Unified SMC91x driver by Nicolas Pitre
   9  .
  10  . This program is free software; you can redistribute it and/or modify
  11  . it under the terms of the GNU General Public License as published by
  12  . the Free Software Foundation; either version 2 of the License, or
  13  . (at your option) any later version.
  14  .
  15  . This program is distributed in the hope that it will be useful,
  16  . but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  . MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  . GNU General Public License for more details.
  19  .
  20  . You should have received a copy of the GNU General Public License
  21  . along with this program; if not, see <http://www.gnu.org/licenses/>.
  22  .
  23  . Information contained in this file was obtained from the LAN91C111
  24  . manual from SMC.  To get a copy, if you really want one, you can find
  25  . information under www.smsc.com.
  26  .
  27  . Authors
  28  .      Erik Stahlman           <erik@vt.edu>
  29  .      Daris A Nevil           <dnevil@snmc.com>
  30  .      Nicolas Pitre           <nico@fluxnic.net>
  31  .
  32  ---------------------------------------------------------------------------*/
  33 #ifndef _SMC91X_H_
  34 #define _SMC91X_H_
  35
  36 #include <linux/dmaengine.h>
  37 #include <linux/smc91x.h>
  38
  39 /*
  40  * Any 16-bit access is performed with two 8-bit accesses if the hardware
  41  * can't do it directly. Most registers are 16-bit so those are mandatory.
  42  */
  43 #define SMC_outw_b(x, a, r)                                             \
  44         do {                                                            \
  45                 unsigned int __val16 = (x);                             \
  46                 unsigned int __reg = (r);                               \
  47                 SMC_outb(__val16, a, __reg);                            \
  48                 SMC_outb(__val16 >> 8, a, __reg + (1 << SMC_IO_SHIFT)); \
  49         } while (0)
  50
  51 #define SMC_inw_b(a, r)                                                 \
  52         ({                                                              \
  53                 unsigned int __val16;                                   \
  54                 unsigned int __reg = r;                                 \
  55                 __val16  = SMC_inb(a, __reg);                           \
  56                 __val16 |= SMC_inb(a, __reg + (1 << SMC_IO_SHIFT)) << 8; \
  57                 __val16;                                                \
  58         })
  59
  60 /*
  61  * Define your architecture specific bus configuration parameters here.
  62  */
  63
  64 #if defined(CONFIG_ARM)
  65
  66 #include <asm/mach-types.h>
  67
  68 /* Now the bus width is specified in the platform data
  69  * pretend here to support all I/O access types
  70  */
  71 #define SMC_CAN_USE_8BIT        1
  72 #define SMC_CAN_USE_16BIT       1
  73 #define SMC_CAN_USE_32BIT       1
  74 #define SMC_NOWAIT              1
  75
  76 #define SMC_IO_SHIFT            (lp->io_shift)
  77
  78 #define SMC_inb(a, r)           readb((a) + (r))
  79 #define SMC_inw(a, r)                                                   \
  80         ({                                                              \
  81                 unsigned int __smc_r = r;                               \
  82                 SMC_16BIT(lp) ? readw((a) + __smc_r) :                  \
  83                 SMC_8BIT(lp) ? SMC_inw_b(a, __smc_r) :                  \
  84                 ({ BUG(); 0; });                                        \
  85         })
  86
  87 #define SMC_inl(a, r)           readl((a) + (r))
  88 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
  89 #define SMC_outw(v, a, r)                                               \
  90         do {                                                            \
  91                 unsigned int __v = v, __smc_r = r;                      \
  92                 if (SMC_16BIT(lp))                                      \
  93                         __SMC_outw(__v, a, __smc_r);                    \
  94                 else if (SMC_8BIT(lp))                                  \
  95                         SMC_outw_b(__v, a, __smc_r);                    \
  96                 else                                                    \
  97                         BUG();                                          \
  98         } while (0)
  99
 100 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 101 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, l)
 102 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, l)
 103 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 104 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 105 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 106 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 107 #define SMC_IRQ_FLAGS           (-1)    /* from resource */
 108
 109 /* We actually can't write halfwords properly if not word aligned */
 110 static inline void __SMC_outw(u16 val, void __iomem *ioaddr, int reg)
 111 {
 112         if ((machine_is_mainstone() || machine_is_stargate2() ||
 113              machine_is_pxa_idp()) && reg & 2) {
 114                 unsigned int v = val << 16;
 115                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
 116                 writel(v, ioaddr + (reg & ~2));
 117         } else {
 118                 writew(val, ioaddr + reg);
 119         }
 120 }
 121
 122 #elif   defined(CONFIG_SH_SH4202_MICRODEV)
 123
 124 #define SMC_CAN_USE_8BIT        0
 125 #define SMC_CAN_USE_16BIT       1
 126 #define SMC_CAN_USE_32BIT       0
 127
 128 #define SMC_inb(a, r)           inb((a) + (r) - 0xa0000000)
 129 #define SMC_inw(a, r)           inw((a) + (r) - 0xa0000000)
 130 #define SMC_inl(a, r)           inl((a) + (r) - 0xa0000000)
 131 #define SMC_outb(v, a, r)       outb(v, (a) + (r) - 0xa0000000)
 132 #define SMC_outw(v, a, r)       outw(v, (a) + (r) - 0xa0000000)
 133 #define SMC_outl(v, a, r)       outl(v, (a) + (r) - 0xa0000000)
 134 #define SMC_insl(a, r, p, l)    insl((a) + (r) - 0xa0000000, p, l)
 135 #define SMC_outsl(a, r, p, l)   outsl((a) + (r) - 0xa0000000, p, l)
 136 #define SMC_insw(a, r, p, l)    insw((a) + (r) - 0xa0000000, p, l)
 137 #define SMC_outsw(a, r, p, l)   outsw((a) + (r) - 0xa0000000, p, l)
 138
 139 #define SMC_IRQ_FLAGS           (0)
 140
 141 #elif   defined(CONFIG_M32R)
 142
 143 #define SMC_CAN_USE_8BIT        0
 144 #define SMC_CAN_USE_16BIT       1
 145 #define SMC_CAN_USE_32BIT       0
 146
 147 #define SMC_inb(a, r)           inb(((u32)a) + (r))
 148 #define SMC_inw(a, r)           inw(((u32)a) + (r))
 149 #define SMC_outb(v, a, r)       outb(v, ((u32)a) + (r))
 150 #define SMC_outw(v, a, r)       outw(v, ((u32)a) + (r))
 151 #define SMC_insw(a, r, p, l)    insw(((u32)a) + (r), p, l)
 152 #define SMC_outsw(a, r, p, l)   outsw(((u32)a) + (r), p, l)
 153
 154 #define SMC_IRQ_FLAGS           (0)
 155
 156 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 157 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 158
 159 #elif defined(CONFIG_MN10300)
 160
 161 /*
 162  * MN10300/AM33 configuration
 163  */
 164
 165 #include <unit/smc91111.h>
 166
 167 #elif defined(CONFIG_ATARI)
 168
 169 #define SMC_CAN_USE_8BIT        1
 170 #define SMC_CAN_USE_16BIT       1
 171 #define SMC_CAN_USE_32BIT       1
 172 #define SMC_NOWAIT              1
 173
 174 #define SMC_inb(a, r)           readb((a) + (r))
 175 #define SMC_inw(a, r)           readw((a) + (r))
 176 #define SMC_inl(a, r)           readl((a) + (r))
 177 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 178 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 179 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 180 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 181 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 182 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 183 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 184
 185 #define RPC_LSA_DEFAULT         RPC_LED_100_10
 186 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
 187
 188 #elif defined(CONFIG_COLDFIRE)
 189
 190 #define SMC_CAN_USE_8BIT        0
 191 #define SMC_CAN_USE_16BIT       1
 192 #define SMC_CAN_USE_32BIT       0
 193 #define SMC_NOWAIT              1
 194
 195 static inline void mcf_insw(void *a, unsigned char *p, int l)
 196 {
 197         u16 *wp = (u16 *) p;
 198         while (l-- > 0)
 199                 *wp++ = readw(a);
 200 }
 201
 202 static inline void mcf_outsw(void *a, unsigned char *p, int l)
 203 {
 204         u16 *wp = (u16 *) p;
 205         while (l-- > 0)
 206                 writew(*wp++, a);
 207 }
 208
 209 #define SMC_inw(a, r)           _swapw(readw((a) + (r)))
 210 #define SMC_outw(v, a, r)       writew(_swapw(v), (a) + (r))
 211 #define SMC_insw(a, r, p, l)    mcf_insw(a + r, p, l)
 212 #define SMC_outsw(a, r, p, l)   mcf_outsw(a + r, p, l)
 213
 214 #define SMC_IRQ_FLAGS           0
 215
 216 #else
 217
 218 /*
 219  * Default configuration
 220  */
 221
 222 #define SMC_CAN_USE_8BIT        1
 223 #define SMC_CAN_USE_16BIT       1
 224 #define SMC_CAN_USE_32BIT       1
 225 #define SMC_NOWAIT              1
 226
 227 #define SMC_IO_SHIFT            (lp->io_shift)
 228
 229 #define SMC_inb(a, r)           ioread8((a) + (r))
 230 #define SMC_inw(a, r)           ioread16((a) + (r))
 231 #define SMC_inl(a, r)           ioread32((a) + (r))
 232 #define SMC_outb(v, a, r)       iowrite8(v, (a) + (r))
 233 #define SMC_outw(v, a, r)       iowrite16(v, (a) + (r))
 234 #define SMC_outl(v, a, r)       iowrite32(v, (a) + (r))
 235 #define SMC_insw(a, r, p, l)    ioread16_rep((a) + (r), p, l)
 236 #define SMC_outsw(a, r, p, l)   iowrite16_rep((a) + (r), p, l)
 237 #define SMC_insl(a, r, p, l)    ioread32_rep((a) + (r), p, l)
 238 #define SMC_outsl(a, r, p, l)   iowrite32_rep((a) + (r), p, l)
 239
 240 #define RPC_LSA_DEFAULT         RPC_LED_100_10
 241 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
 242
 243 #endif
 244
 245
 246 /* store this information for the driver.. */
 247 struct smc_local {
 248         /*
 249          * If I have to wait until memory is available to send a
 250          * packet, I will store the skbuff here, until I get the
 251          * desired memory.  Then, I'll send it out and free it.
 252          */
 253         struct sk_buff *pending_tx_skb;
 254         struct tasklet_struct tx_task;
 255
 256         struct gpio_desc *power_gpio;
 257         struct gpio_desc *reset_gpio;
 258
 259         /* version/revision of the SMC91x chip */
 260         int     version;
 261
 262         /* Contains the current active transmission mode */
 263         int     tcr_cur_mode;
 264
 265         /* Contains the current active receive mode */
 266         int     rcr_cur_mode;
 267
 268         /* Contains the current active receive/phy mode */
 269         int     rpc_cur_mode;
 270         int     ctl_rfduplx;
 271         int     ctl_rspeed;
 272
 273         u32     msg_enable;
 274         u32     phy_type;
 275         struct mii_if_info mii;
 276
 277         /* work queue */
 278         struct work_struct phy_configure;
 279         struct net_device *dev;
 280         int     work_pending;
 281
 282         spinlock_t lock;
 283
 284 #ifdef CONFIG_ARCH_PXA
 285         /* DMA needs the physical address of the chip */
 286         u_long physaddr;
 287         struct device *device;
 288 #endif
 289         struct dma_chan *dma_chan;
 290         void __iomem *base;
 291         void __iomem *datacs;
 292
 293         /* the low address lines on some platforms aren't connected... */
 294         int     io_shift;
 295
 296         struct smc91x_platdata cfg;
 297 };
 298
 299 #define SMC_8BIT(p)     ((p)->cfg.flags & SMC91X_USE_8BIT)
 300 #define SMC_16BIT(p)    ((p)->cfg.flags & SMC91X_USE_16BIT)
 301 #define SMC_32BIT(p)    ((p)->cfg.flags & SMC91X_USE_32BIT)
 302
 303 #ifdef CONFIG_ARCH_PXA
 304 /*
 305  * Let's use the DMA engine on the XScale PXA2xx for RX packets. This is
 306  * always happening in irq context so no need to worry about races.  TX is
 307  * different and probably not worth it for that reason, and not as critical
 308  * as RX which can overrun memory and lose packets.
 309  */
 310 #include <linux/dma-mapping.h>
 311 #include <linux/dma/pxa-dma.h>
 312
 313 #ifdef SMC_insl
 314 #undef SMC_insl
 315 #define SMC_insl(a, r, p, l) \
 316         smc_pxa_dma_insl(a, lp, r, dev->dma, p, l)
 317 static inline void
 318 smc_pxa_dma_inpump(struct smc_local *lp, u_char *buf, int len)
 319 {
 320         dma_addr_t dmabuf;
 321         struct dma_async_tx_descriptor *tx;
 322         dma_cookie_t cookie;
 323         enum dma_status status;
 324         struct dma_tx_state state;
 325
 326         dmabuf = dma_map_single(lp->device, buf, len, DMA_FROM_DEVICE);
 327         tx = dmaengine_prep_slave_single(lp->dma_chan, dmabuf, len,
 328                                          DMA_DEV_TO_MEM, 0);
 329         if (tx) {
 330                 cookie = dmaengine_submit(tx);
 331                 dma_async_issue_pending(lp->dma_chan);
 332                 do {
 333                         status = dmaengine_tx_status(lp->dma_chan, cookie,
 334                                                      &state);
 335                         cpu_relax();
 336                 } while (status != DMA_COMPLETE && status != DMA_ERROR &&
 337                          state.residue);
 338                 dmaengine_terminate_all(lp->dma_chan);
 339         }
 340         dma_unmap_single(lp->device, dmabuf, len, DMA_FROM_DEVICE);
 341 }
 342
 343 static inline void
 344 smc_pxa_dma_insl(void __iomem *ioaddr, struct smc_local *lp, int reg, int dma,
 345                  u_char *buf, int len)
 346 {
 347         struct dma_slave_config config;
 348         int ret;
 349
 350         /* fallback if no DMA available */
 351         if (!lp->dma_chan) {
 352                 readsl(ioaddr + reg, buf, len);
 353                 return;
 354         }
 355
 356         /* 64 bit alignment is required for memory to memory DMA */
 357         if ((long)buf & 4) {
 358                 *((u32 *)buf) = SMC_inl(ioaddr, reg);
 359                 buf += 4;
 360                 len--;
 361         }
 362
 363         memset(&config, 0, sizeof(config));
 364         config.src_addr_width = DMA_SLAVE_BUSWIDTH_4_BYTES;
 365         config.dst_addr_width = DMA_SLAVE_BUSWIDTH_4_BYTES;
 366         config.src_addr = lp->physaddr + reg;
 367         config.dst_addr = lp->physaddr + reg;
 368         config.src_maxburst = 32;
 369         config.dst_maxburst = 32;
 370         ret = dmaengine_slave_config(lp->dma_chan, &config);
 371         if (ret) {
 372                 dev_err(lp->device, "dma channel configuration failed: %d\n",
 373                         ret);
 374                 return;
 375         }
 376
 377         len *= 4;
 378         smc_pxa_dma_inpump(lp, buf, len);
 379 }
 380 #endif
 381
 382 #ifdef SMC_insw
 383 #undef SMC_insw
 384 #define SMC_insw(a, r, p, l) \
 385         smc_pxa_dma_insw(a, lp, r, dev->dma, p, l)
 386 static inline void
 387 smc_pxa_dma_insw(void __iomem *ioaddr, struct smc_local *lp, int reg, int dma,
 388                  u_char *buf, int len)
 389 {
 390         struct dma_slave_config config;
 391         int ret;
 392
 393         /* fallback if no DMA available */
 394         if (!lp->dma_chan) {
 395                 readsw(ioaddr + reg, buf, len);
 396                 return;
 397         }
 398
 399         /* 64 bit alignment is required for memory to memory DMA */
 400         while ((long)buf & 6) {
 401                 *((u16 *)buf) = SMC_inw(ioaddr, reg);
 402                 buf += 2;
 403                 len--;
 404         }
 405
 406         memset(&config, 0, sizeof(config));
 407         config.src_addr_width = DMA_SLAVE_BUSWIDTH_2_BYTES;
 408         config.dst_addr_width = DMA_SLAVE_BUSWIDTH_2_BYTES;
 409         config.src_addr = lp->physaddr + reg;
 410         config.dst_addr = lp->physaddr + reg;
 411         config.src_maxburst = 32;
 412         config.dst_maxburst = 32;
 413         ret = dmaengine_slave_config(lp->dma_chan, &config);
 414         if (ret) {
 415                 dev_err(lp->device, "dma channel configuration failed: %d\n",
 416                         ret);
 417                 return;
 418         }
 419
 420         len *= 2;
 421         smc_pxa_dma_inpump(lp, buf, len);
 422 }
 423 #endif
 424
 425 #endif  /* CONFIG_ARCH_PXA */
 426
 427
 428 /*
 429  * Everything a particular hardware setup needs should have been defined
 430  * at this point.  Add stubs for the undefined cases, mainly to avoid
 431  * compilation warnings since they'll be optimized away, or to prevent buggy
 432  * use of them.
 433  */
 434
 435 #if ! SMC_CAN_USE_32BIT
 436 #define SMC_inl(ioaddr, reg)            ({ BUG(); 0; })
 437 #define SMC_outl(x, ioaddr, reg)        BUG()
 438 #define SMC_insl(a, r, p, l)            BUG()
 439 #define SMC_outsl(a, r, p, l)           BUG()
 440 #endif
 441
 442 #if !defined(SMC_insl) || !defined(SMC_outsl)
 443 #define SMC_insl(a, r, p, l)            BUG()
 444 #define SMC_outsl(a, r, p, l)           BUG()
 445 #endif
 446
 447 #if ! SMC_CAN_USE_16BIT
 448
 449 #define SMC_outw(x, ioaddr, reg)        SMC_outw_b(x, ioaddr, reg)
 450 #define SMC_inw(ioaddr, reg)            SMC_inw_b(ioaddr, reg)
 451 #define SMC_insw(a, r, p, l)            BUG()
 452 #define SMC_outsw(a, r, p, l)           BUG()
 453
 454 #endif
 455
 456 #if !defined(SMC_insw) || !defined(SMC_outsw)
 457 #define SMC_insw(a, r, p, l)            BUG()
 458 #define SMC_outsw(a, r, p, l)           BUG()
 459 #endif
 460
 461 #if ! SMC_CAN_USE_8BIT
 462 #define SMC_inb(ioaddr, reg)            ({ BUG(); 0; })
 463 #define SMC_outb(x, ioaddr, reg)        BUG()
 464 #define SMC_insb(a, r, p, l)            BUG()
 465 #define SMC_outsb(a, r, p, l)           BUG()
 466 #endif
 467
 468 #if !defined(SMC_insb) || !defined(SMC_outsb)
 469 #define SMC_insb(a, r, p, l)            BUG()
 470 #define SMC_outsb(a, r, p, l)           BUG()
 471 #endif
 472
 473 #ifndef SMC_CAN_USE_DATACS
 474 #define SMC_CAN_USE_DATACS      0
 475 #endif
 476
 477 #ifndef SMC_IO_SHIFT
 478 #define SMC_IO_SHIFT    0
 479 #endif
 480
 481 #ifndef SMC_IRQ_FLAGS
 482 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_RISING
 483 #endif
 484
 485 #ifndef SMC_INTERRUPT_PREAMBLE
 486 #define SMC_INTERRUPT_PREAMBLE
 487 #endif
 488
 489
 490 /* Because of bank switching, the LAN91x uses only 16 I/O ports */
 491 #define SMC_IO_EXTENT   (16 << SMC_IO_SHIFT)
 492 #define SMC_DATA_EXTENT (4)
 493
 494 /*
 495  . Bank Select Register:
 496  .
 497  .              yyyy yyyy 0000 00xx
 498  .              xx              = bank number
 499  .              yyyy yyyy       = 0x33, for identification purposes.
 500 */
 501 #define BANK_SELECT             (14 << SMC_IO_SHIFT)
 502
 503
 504 // Transmit Control Register
 505 /* BANK 0  */
 506 #define TCR_REG(lp)     SMC_REG(lp, 0x0000, 0)
 507 #define TCR_ENABLE      0x0001  // When 1 we can transmit
 508 #define TCR_LOOP        0x0002  // Controls output pin LBK
 509 #define TCR_FORCOL      0x0004  // When 1 will force a collision
 510 #define TCR_PAD_EN      0x0080  // When 1 will pad tx frames < 64 bytes w/0
 511 #define TCR_NOCRC       0x0100  // When 1 will not append CRC to tx frames
 512 #define TCR_MON_CSN     0x0400  // When 1 tx monitors carrier
 513 #define TCR_FDUPLX      0x0800  // When 1 enables full duplex operation
 514 #define TCR_STP_SQET    0x1000  // When 1 stops tx if Signal Quality Error
 515 #define TCR_EPH_LOOP    0x2000  // When 1 enables EPH block loopback
 516 #define TCR_SWFDUP      0x8000  // When 1 enables Switched Full Duplex mode
 517
 518 #define TCR_CLEAR       0       /* do NOTHING */
 519 /* the default settings for the TCR register : */
 520 #define TCR_DEFAULT     (TCR_ENABLE | TCR_PAD_EN)
 521
 522
 523 // EPH Status Register
 524 /* BANK 0  */
 525 #define EPH_STATUS_REG(lp)      SMC_REG(lp, 0x0002, 0)
 526 #define ES_TX_SUC       0x0001  // Last TX was successful
 527 #define ES_SNGL_COL     0x0002  // Single collision detected for last tx
 528 #define ES_MUL_COL      0x0004  // Multiple collisions detected for last tx
 529 #define ES_LTX_MULT     0x0008  // Last tx was a multicast
 530 #define ES_16COL        0x0010  // 16 Collisions Reached
 531 #define ES_SQET         0x0020  // Signal Quality Error Test
 532 #define ES_LTXBRD       0x0040  // Last tx was a broadcast
 533 #define ES_TXDEFR       0x0080  // Transmit Deferred
 534 #define ES_LATCOL       0x0200  // Late collision detected on last tx
 535 #define ES_LOSTCARR     0x0400  // Lost Carrier Sense
 536 #define ES_EXC_DEF      0x0800  // Excessive Deferral
 537 #define ES_CTR_ROL      0x1000  // Counter Roll Over indication
 538 #define ES_LINK_OK      0x4000  // Driven by inverted value of nLNK pin
 539 #define ES_TXUNRN       0x8000  // Tx Underrun
 540
 541
 542 // Receive Control Register
 543 /* BANK 0  */
 544 #define RCR_REG(lp)             SMC_REG(lp, 0x0004, 0)
 545 #define RCR_RX_ABORT    0x0001  // Set if a rx frame was aborted
 546 #define RCR_PRMS        0x0002  // Enable promiscuous mode
 547 #define RCR_ALMUL       0x0004  // When set accepts all multicast frames
 548 #define RCR_RXEN        0x0100  // IFF this is set, we can receive packets
 549 #define RCR_STRIP_CRC   0x0200  // When set strips CRC from rx packets
 550 #define RCR_ABORT_ENB   0x0200  // When set will abort rx on collision
 551 #define RCR_FILT_CAR    0x0400  // When set filters leading 12 bit s of carrier
 552 #define RCR_SOFTRST     0x8000  // resets the chip
 553
 554 /* the normal settings for the RCR register : */
 555 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
 556 #define RCR_CLEAR       0x0     // set it to a base state
 557
 558
 559 // Counter Register
 560 /* BANK 0  */
 561 #define COUNTER_REG(lp) SMC_REG(lp, 0x0006, 0)
 562
 563
 564 // Memory Information Register
 565 /* BANK 0  */
 566 #define MIR_REG(lp)             SMC_REG(lp, 0x0008, 0)
 567
 568
 569 // Receive/Phy Control Register
 570 /* BANK 0  */
 571 #define RPC_REG(lp)             SMC_REG(lp, 0x000A, 0)
 572 #define RPC_SPEED       0x2000  // When 1 PHY is in 100Mbps mode.
 573 #define RPC_DPLX        0x1000  // When 1 PHY is in Full-Duplex Mode
 574 #define RPC_ANEG        0x0800  // When 1 PHY is in Auto-Negotiate Mode
 575 #define RPC_LSXA_SHFT   5       // Bits to shift LS2A,LS1A,LS0A to lsb
 576 #define RPC_LSXB_SHFT   2       // Bits to get LS2B,LS1B,LS0B to lsb
 577
 578 #ifndef RPC_LSA_DEFAULT
 579 #define RPC_LSA_DEFAULT RPC_LED_100
 580 #endif
 581 #ifndef RPC_LSB_DEFAULT
 582 #define RPC_LSB_DEFAULT RPC_LED_FD
 583 #endif
 584
 585 #define RPC_DEFAULT (RPC_ANEG | RPC_SPEED | RPC_DPLX)
 586
 587
 588 /* Bank 0 0x0C is reserved */
 589
 590 // Bank Select Register
 591 /* All Banks */
 592 #define BSR_REG         0x000E
 593
 594
 595 // Configuration Reg
 596 /* BANK 1 */
 597 #define CONFIG_REG(lp)  SMC_REG(lp, 0x0000,     1)
 598 #define CONFIG_EXT_PHY  0x0200  // 1=external MII, 0=internal Phy
 599 #define CONFIG_GPCNTRL  0x0400  // Inverse value drives pin nCNTRL
 600 #define CONFIG_NO_WAIT  0x1000  // When 1 no extra wait states on ISA bus
 601 #define CONFIG_EPH_POWER_EN 0x8000 // When 0 EPH is placed into low power mode.
 602
 603 // Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low
 604 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
 605
 606
 607 // Base Address Register
 608 /* BANK 1 */
 609 #define BASE_REG(lp)    SMC_REG(lp, 0x0002, 1)
 610
 611
 612 // Individual Address Registers
 613 /* BANK 1 */
 614 #define ADDR0_REG(lp)   SMC_REG(lp, 0x0004, 1)
 615 #define ADDR1_REG(lp)   SMC_REG(lp, 0x0006, 1)
 616 #define ADDR2_REG(lp)   SMC_REG(lp, 0x0008, 1)
 617
 618
 619 // General Purpose Register
 620 /* BANK 1 */
 621 #define GP_REG(lp)              SMC_REG(lp, 0x000A, 1)
 622
 623
 624 // Control Register
 625 /* BANK 1 */
 626 #define CTL_REG(lp)             SMC_REG(lp, 0x000C, 1)
 627 #define CTL_RCV_BAD     0x4000 // When 1 bad CRC packets are received
 628 #define CTL_AUTO_RELEASE 0x0800 // When 1 tx pages are released automatically
 629 #define CTL_LE_ENABLE   0x0080 // When 1 enables Link Error interrupt
 630 #define CTL_CR_ENABLE   0x0040 // When 1 enables Counter Rollover interrupt
 631 #define CTL_TE_ENABLE   0x0020 // When 1 enables Transmit Error interrupt
 632 #define CTL_EEPROM_SELECT 0x0004 // Controls EEPROM reload & store
 633 #define CTL_RELOAD      0x0002 // When set reads EEPROM into registers
 634 #define CTL_STORE       0x0001 // When set stores registers into EEPROM
 635
 636
 637 // MMU Command Register
 638 /* BANK 2 */
 639 #define MMU_CMD_REG(lp) SMC_REG(lp, 0x0000, 2)
 640 #define MC_BUSY         1       // When 1 the last release has not completed
 641 #define MC_NOP          (0<<5)  // No Op
 642 #define MC_ALLOC        (1<<5)  // OR with number of 256 byte packets
 643 #define MC_RESET        (2<<5)  // Reset MMU to initial state
 644 #define MC_REMOVE       (3<<5)  // Remove the current rx packet
 645 #define MC_RELEASE      (4<<5)  // Remove and release the current rx packet
 646 #define MC_FREEPKT      (5<<5)  // Release packet in PNR register
 647 #define MC_ENQUEUE      (6<<5)  // Enqueue the packet for transmit
 648 #define MC_RSTTXFIFO    (7<<5)  // Reset the TX FIFOs
 649
 650
 651 // Packet Number Register
 652 /* BANK 2 */
 653 #define PN_REG(lp)              SMC_REG(lp, 0x0002, 2)
 654
 655
 656 // Allocation Result Register
 657 /* BANK 2 */
 658 #define AR_REG(lp)              SMC_REG(lp, 0x0003, 2)
 659 #define AR_FAILED       0x80    // Alocation Failed
 660
 661
 662 // TX FIFO Ports Register
 663 /* BANK 2 */
 664 #define TXFIFO_REG(lp)  SMC_REG(lp, 0x0004, 2)
 665 #define TXFIFO_TEMPTY   0x80    // TX FIFO Empty
 666
 667 // RX FIFO Ports Register
 668 /* BANK 2 */
 669 #define RXFIFO_REG(lp)  SMC_REG(lp, 0x0005, 2)
 670 #define RXFIFO_REMPTY   0x80    // RX FIFO Empty
 671
 672 #define FIFO_REG(lp)    SMC_REG(lp, 0x0004, 2)
 673
 674 // Pointer Register
 675 /* BANK 2 */
 676 #define PTR_REG(lp)             SMC_REG(lp, 0x0006, 2)
 677 #define PTR_RCV         0x8000 // 1=Receive area, 0=Transmit area
 678 #define PTR_AUTOINC     0x4000 // Auto increment the pointer on each access
 679 #define PTR_READ        0x2000 // When 1 the operation is a read
 680
 681
 682 // Data Register
 683 /* BANK 2 */
 684 #define DATA_REG(lp)    SMC_REG(lp, 0x0008, 2)
 685
 686
 687 // Interrupt Status/Acknowledge Register
 688 /* BANK 2 */
 689 #define INT_REG(lp)             SMC_REG(lp, 0x000C, 2)
 690
 691
 692 // Interrupt Mask Register
 693 /* BANK 2 */
 694 #define IM_REG(lp)              SMC_REG(lp, 0x000D, 2)
 695 #define IM_MDINT        0x80 // PHY MI Register 18 Interrupt
 696 #define IM_ERCV_INT     0x40 // Early Receive Interrupt
 697 #define IM_EPH_INT      0x20 // Set by Ethernet Protocol Handler section
 698 #define IM_RX_OVRN_INT  0x10 // Set by Receiver Overruns
 699 #define IM_ALLOC_INT    0x08 // Set when allocation request is completed
 700 #define IM_TX_EMPTY_INT 0x04 // Set if the TX FIFO goes empty
 701 #define IM_TX_INT       0x02 // Transmit Interrupt
 702 #define IM_RCV_INT      0x01 // Receive Interrupt
 703
 704
 705 // Multicast Table Registers
 706 /* BANK 3 */
 707 #define MCAST_REG1(lp)  SMC_REG(lp, 0x0000, 3)
 708 #define MCAST_REG2(lp)  SMC_REG(lp, 0x0002, 3)
 709 #define MCAST_REG3(lp)  SMC_REG(lp, 0x0004, 3)
 710 #define MCAST_REG4(lp)  SMC_REG(lp, 0x0006, 3)
 711
 712
 713 // Management Interface Register (MII)
 714 /* BANK 3 */
 715 #define MII_REG(lp)             SMC_REG(lp, 0x0008, 3)
 716 #define MII_MSK_CRS100  0x4000 // Disables CRS100 detection during tx half dup
 717 #define MII_MDOE        0x0008 // MII Output Enable
 718 #define MII_MCLK        0x0004 // MII Clock, pin MDCLK
 719 #define MII_MDI         0x0002 // MII Input, pin MDI
 720 #define MII_MDO         0x0001 // MII Output, pin MDO
 721
 722
 723 // Revision Register
 724 /* BANK 3 */
 725 /* ( hi: chip id   low: rev # ) */
 726 #define REV_REG(lp)             SMC_REG(lp, 0x000A, 3)
 727
 728
 729 // Early RCV Register
 730 /* BANK 3 */
 731 /* this is NOT on SMC9192 */
 732 #define ERCV_REG(lp)    SMC_REG(lp, 0x000C, 3)
 733 #define ERCV_RCV_DISCRD 0x0080 // When 1 discards a packet being received
 734 #define ERCV_THRESHOLD  0x001F // ERCV Threshold Mask
 735
 736
 737 // External Register
 738 /* BANK 7 */
 739 #define EXT_REG(lp)             SMC_REG(lp, 0x0000, 7)
 740
 741
 742 #define CHIP_9192       3
 743 #define CHIP_9194       4
 744 #define CHIP_9195       5
 745 #define CHIP_9196       6
 746 #define CHIP_91100      7
 747 #define CHIP_91100FD    8
 748 #define CHIP_91111FD    9
 749
 750 static const char * chip_ids[ 16 ] =  {
 751         NULL, NULL, NULL,
 752         /* 3 */ "SMC91C90/91C92",
 753         /* 4 */ "SMC91C94",
 754         /* 5 */ "SMC91C95",
 755         /* 6 */ "SMC91C96",
 756         /* 7 */ "SMC91C100",
 757         /* 8 */ "SMC91C100FD",
 758         /* 9 */ "SMC91C11xFD",
 759         NULL, NULL, NULL,
 760         NULL, NULL, NULL};
 761
 762
 763 /*
 764  . Receive status bits
 765 */
 766 #define RS_ALGNERR      0x8000
 767 #define RS_BRODCAST     0x4000
 768 #define RS_BADCRC       0x2000
 769 #define RS_ODDFRAME     0x1000
 770 #define RS_TOOLONG      0x0800
 771 #define RS_TOOSHORT     0x0400
 772 #define RS_MULTICAST    0x0001
 773 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
 774
 775
 776 /*
 777  * PHY IDs
 778  *  LAN83C183 == LAN91C111 Internal PHY
 779  */
 780 #define PHY_LAN83C183   0x0016f840
 781 #define PHY_LAN83C180   0x02821c50
 782
 783 /*
 784  * PHY Register Addresses (LAN91C111 Internal PHY)
 785  *
 786  * Generic PHY registers can be found in <linux/mii.h>
 787  *
 788  * These phy registers are specific to our on-board phy.
 789  */
 790
 791 // PHY Configuration Register 1
 792 #define PHY_CFG1_REG            0x10
 793 #define PHY_CFG1_LNKDIS         0x8000  // 1=Rx Link Detect Function disabled
 794 #define PHY_CFG1_XMTDIS         0x4000  // 1=TP Transmitter Disabled
 795 #define PHY_CFG1_XMTPDN         0x2000  // 1=TP Transmitter Powered Down
 796 #define PHY_CFG1_BYPSCR         0x0400  // 1=Bypass scrambler/descrambler
 797 #define PHY_CFG1_UNSCDS         0x0200  // 1=Unscramble Idle Reception Disable
 798 #define PHY_CFG1_EQLZR          0x0100  // 1=Rx Equalizer Disabled
 799 #define PHY_CFG1_CABLE          0x0080  // 1=STP(150ohm), 0=UTP(100ohm)
 800 #define PHY_CFG1_RLVL0          0x0040  // 1=Rx Squelch level reduced by 4.5db
 801 #define PHY_CFG1_TLVL_SHIFT     2       // Transmit Output Level Adjust
 802 #define PHY_CFG1_TLVL_MASK      0x003C
 803 #define PHY_CFG1_TRF_MASK       0x0003  // Transmitter Rise/Fall time
 804
 805
 806 // PHY Configuration Register 2
 807 #define PHY_CFG2_REG            0x11
 808 #define PHY_CFG2_APOLDIS        0x0020  // 1=Auto Polarity Correction disabled
 809 #define PHY_CFG2_JABDIS         0x0010  // 1=Jabber disabled
 810 #define PHY_CFG2_MREG           0x0008  // 1=Multiple register access (MII mgt)
 811 #define PHY_CFG2_INTMDIO        0x0004  // 1=Interrupt signaled with MDIO pulseo
 812
 813 // PHY Status Output (and Interrupt status) Register
 814 #define PHY_INT_REG             0x12    // Status Output (Interrupt Status)
 815 #define PHY_INT_INT             0x8000  // 1=bits have changed since last read
 816 #define PHY_INT_LNKFAIL         0x4000  // 1=Link Not detected
 817 #define PHY_INT_LOSSSYNC        0x2000  // 1=Descrambler has lost sync
 818 #define PHY_INT_CWRD            0x1000  // 1=Invalid 4B5B code detected on rx
 819 #define PHY_INT_SSD             0x0800  // 1=No Start Of Stream detected on rx
 820 #define PHY_INT_ESD             0x0400  // 1=No End Of Stream detected on rx
 821 #define PHY_INT_RPOL            0x0200  // 1=Reverse Polarity detected
 822 #define PHY_INT_JAB             0x0100  // 1=Jabber detected
 823 #define PHY_INT_SPDDET          0x0080  // 1=100Base-TX mode, 0=10Base-T mode
 824 #define PHY_INT_DPLXDET         0x0040  // 1=Device in Full Duplex
 825
 826 // PHY Interrupt/Status Mask Register
 827 #define PHY_MASK_REG            0x13    // Interrupt Mask
 828 // Uses the same bit definitions as PHY_INT_REG
 829
 830
 831 /*
 832  * SMC91C96 ethernet config and status registers.
 833  * These are in the "attribute" space.
 834  */
 835 #define ECOR                    0x8000
 836 #define ECOR_RESET              0x80
 837 #define ECOR_LEVEL_IRQ          0x40
 838 #define ECOR_WR_ATTRIB          0x04
 839 #define ECOR_ENABLE             0x01
 840
 841 #define ECSR                    0x8002
 842 #define ECSR_IOIS8              0x20
 843 #define ECSR_PWRDWN             0x04
 844 #define ECSR_INT                0x02
 845
 846 #define ATTRIB_SIZE             ((64*1024) << SMC_IO_SHIFT)
 847
 848
 849 /*
 850  * Macros to abstract register access according to the data bus
 851  * capabilities.  Please use those and not the in/out primitives.
 852  * Note: the following macros do *not* select the bank -- this must
 853  * be done separately as needed in the main code.  The SMC_REG() macro
 854  * only uses the bank argument for debugging purposes (when enabled).
 855  *
 856  * Note: despite inline functions being safer, everything leading to this
 857  * should preferably be macros to let BUG() display the line number in
 858  * the core source code since we're interested in the top call site
 859  * not in any inline function location.
 860  */
 861
 862 #if SMC_DEBUG > 0
 863 #define SMC_REG(lp, reg, bank)                                  \
 864         ({                                                              \
 865                 int __b = SMC_CURRENT_BANK(lp);                 \
 866                 if (unlikely((__b & ~0xf0) != (0x3300 | bank))) {       \
 867                         pr_err("%s: bank reg screwed (0x%04x)\n",       \
 868                                CARDNAME, __b);                          \
 869                         BUG();                                          \
 870                 }                                                       \
 871                 reg<<SMC_IO_SHIFT;                                      \
 872         })
 873 #else
 874 #define SMC_REG(lp, reg, bank)  (reg<<SMC_IO_SHIFT)
 875 #endif
 876
 877 /*
 878  * Hack Alert: Some setups just can't write 8 or 16 bits reliably when not
 879  * aligned to a 32 bit boundary.  I tell you that does exist!
 880  * Fortunately the affected register accesses can be easily worked around
 881  * since we can write zeroes to the preceding 16 bits without adverse
 882  * effects and use a 32-bit access.
 883  *
 884  * Enforce it on any 32-bit capable setup for now.
 885  */
 886 #define SMC_MUST_ALIGN_WRITE(lp)        SMC_32BIT(lp)
 887
 888 #define SMC_GET_PN(lp)                                          \
 889         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, PN_REG(lp))) \
 890                                 : (SMC_inw(ioaddr, PN_REG(lp)) & 0xFF))
 891
 892 #define SMC_SET_PN(lp, x)                                               \
 893         do {                                                            \
 894                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
 895                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 0, 2));   \
 896                 else if (SMC_8BIT(lp))                          \
 897                         SMC_outb(x, ioaddr, PN_REG(lp));                \
 898                 else                                                    \
 899                         SMC_outw(x, ioaddr, PN_REG(lp));                \
 900         } while (0)
 901
 902 #define SMC_GET_AR(lp)                                          \
 903         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, AR_REG(lp))) \
 904                                 : (SMC_inw(ioaddr, PN_REG(lp)) >> 8))
 905
 906 #define SMC_GET_TXFIFO(lp)                                              \
 907         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, TXFIFO_REG(lp)))     \
 908                                 : (SMC_inw(ioaddr, TXFIFO_REG(lp)) & 0xFF))
 909
 910 #define SMC_GET_RXFIFO(lp)                                              \
 911         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, RXFIFO_REG(lp)))     \
 912                                 : (SMC_inw(ioaddr, TXFIFO_REG(lp)) >> 8))
 913
 914 #define SMC_GET_INT(lp)                                         \
 915         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, INT_REG(lp)))        \
 916                                 : (SMC_inw(ioaddr, INT_REG(lp)) & 0xFF))
 917
 918 #define SMC_ACK_INT(lp, x)                                              \
 919         do {                                                            \
 920                 if (SMC_8BIT(lp))                                       \
 921                         SMC_outb(x, ioaddr, INT_REG(lp));               \
 922                 else {                                                  \
 923                         unsigned long __flags;                          \
 924                         int __mask;                                     \
 925                         local_irq_save(__flags);                        \
 926                         __mask = SMC_inw(ioaddr, INT_REG(lp)) & ~0xff; \
 927                         SMC_outw(__mask | (x), ioaddr, INT_REG(lp));    \
 928                         local_irq_restore(__flags);                     \
 929                 }                                                       \
 930         } while (0)
 931
 932 #define SMC_GET_INT_MASK(lp)                                            \
 933         (SMC_8BIT(lp)   ? (SMC_inb(ioaddr, IM_REG(lp))) \
 934                                 : (SMC_inw(ioaddr, INT_REG(lp)) >> 8))
 935
 936 #define SMC_SET_INT_MASK(lp, x)                                 \
 937         do {                                                            \
 938                 if (SMC_8BIT(lp))                                       \
 939                         SMC_outb(x, ioaddr, IM_REG(lp));                \
 940                 else                                                    \
 941                         SMC_outw((x) << 8, ioaddr, INT_REG(lp));        \
 942         } while (0)
 943
 944 #define SMC_CURRENT_BANK(lp)    SMC_inw(ioaddr, BANK_SELECT)
 945
 946 #define SMC_SELECT_BANK(lp, x)                                  \
 947         do {                                                            \
 948                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
 949                         SMC_outl((x)<<16, ioaddr, 12<<SMC_IO_SHIFT);    \
 950                 else                                                    \
 951                         SMC_outw(x, ioaddr, BANK_SELECT);               \
 952         } while (0)
 953
 954 #define SMC_GET_BASE(lp)                SMC_inw(ioaddr, BASE_REG(lp))
 955
 956 #define SMC_SET_BASE(lp, x)             SMC_outw(x, ioaddr, BASE_REG(lp))
 957
 958 #define SMC_GET_CONFIG(lp)      SMC_inw(ioaddr, CONFIG_REG(lp))
 959
 960 #define SMC_SET_CONFIG(lp, x)   SMC_outw(x, ioaddr, CONFIG_REG(lp))
 961
 962 #define SMC_GET_COUNTER(lp)     SMC_inw(ioaddr, COUNTER_REG(lp))
 963
 964 #define SMC_GET_CTL(lp)         SMC_inw(ioaddr, CTL_REG(lp))
 965
 966 #define SMC_SET_CTL(lp, x)              SMC_outw(x, ioaddr, CTL_REG(lp))
 967
 968 #define SMC_GET_MII(lp)         SMC_inw(ioaddr, MII_REG(lp))
 969
 970 #define SMC_GET_GP(lp)          SMC_inw(ioaddr, GP_REG(lp))
 971
 972 #define SMC_SET_GP(lp, x)                                               \
 973         do {                                                            \
 974                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
 975                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 8, 1));   \
 976                 else                                                    \
 977                         SMC_outw(x, ioaddr, GP_REG(lp));                \
 978         } while (0)
 979
 980 #define SMC_SET_MII(lp, x)              SMC_outw(x, ioaddr, MII_REG(lp))
 981
 982 #define SMC_GET_MIR(lp)         SMC_inw(ioaddr, MIR_REG(lp))
 983
 984 #define SMC_SET_MIR(lp, x)              SMC_outw(x, ioaddr, MIR_REG(lp))
 985
 986 #define SMC_GET_MMU_CMD(lp)     SMC_inw(ioaddr, MMU_CMD_REG(lp))
 987
 988 #define SMC_SET_MMU_CMD(lp, x)  SMC_outw(x, ioaddr, MMU_CMD_REG(lp))
 989
 990 #define SMC_GET_FIFO(lp)                SMC_inw(ioaddr, FIFO_REG(lp))
 991
 992 #define SMC_GET_PTR(lp)         SMC_inw(ioaddr, PTR_REG(lp))
 993
 994 #define SMC_SET_PTR(lp, x)                                              \
 995         do {                                                            \
 996                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
 997                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 4, 2));   \
 998                 else                                                    \
 999                         SMC_outw(x, ioaddr, PTR_REG(lp));               \
1000         } while (0)
1001
1002 #define SMC_GET_EPH_STATUS(lp)  SMC_inw(ioaddr, EPH_STATUS_REG(lp))
1003
1004 #define SMC_GET_RCR(lp)         SMC_inw(ioaddr, RCR_REG(lp))
1005
1006 #define SMC_SET_RCR(lp, x)              SMC_outw(x, ioaddr, RCR_REG(lp))
1007
1008 #define SMC_GET_REV(lp)         SMC_inw(ioaddr, REV_REG(lp))
1009
1010 #define SMC_GET_RPC(lp)         SMC_inw(ioaddr, RPC_REG(lp))
1011
1012 #define SMC_SET_RPC(lp, x)                                              \
1013         do {                                                            \
1014                 if (SMC_MUST_ALIGN_WRITE(lp))                           \
1015                         SMC_outl((x)<<16, ioaddr, SMC_REG(lp, 8, 0));   \
1016                 else                                                    \
1017                         SMC_outw(x, ioaddr, RPC_REG(lp));               \
1018         } while (0)
1019
1020 #define SMC_GET_TCR(lp)         SMC_inw(ioaddr, TCR_REG(lp))
1021
1022 #define SMC_SET_TCR(lp, x)              SMC_outw(x, ioaddr, TCR_REG(lp))
1023
1024 #ifndef SMC_GET_MAC_ADDR
1025 #define SMC_GET_MAC_ADDR(lp, addr)                                      \
1026         do {                                                            \
1027                 unsigned int __v;                                       \
1028                 __v = SMC_inw(ioaddr, ADDR0_REG(lp));                   \
1029                 addr[0] = __v; addr[1] = __v >> 8;                      \
1030                 __v = SMC_inw(ioaddr, ADDR1_REG(lp));                   \
1031                 addr[2] = __v; addr[3] = __v >> 8;                      \
1032                 __v = SMC_inw(ioaddr, ADDR2_REG(lp));                   \
1033                 addr[4] = __v; addr[5] = __v >> 8;                      \
1034         } while (0)
1035 #endif
1036
1037 #define SMC_SET_MAC_ADDR(lp, addr)                                      \
1038         do {                                                            \
1039                 SMC_outw(addr[0]|(addr[1] << 8), ioaddr, ADDR0_REG(lp)); \
1040                 SMC_outw(addr[2]|(addr[3] << 8), ioaddr, ADDR1_REG(lp)); \
1041                 SMC_outw(addr[4]|(addr[5] << 8), ioaddr, ADDR2_REG(lp)); \
1042         } while (0)
1043
1044 #define SMC_SET_MCAST(lp, x)                                            \
1045         do {                                                            \
1046                 const unsigned char *mt = (x);                          \
1047                 SMC_outw(mt[0] | (mt[1] << 8), ioaddr, MCAST_REG1(lp)); \
1048                 SMC_outw(mt[2] | (mt[3] << 8), ioaddr, MCAST_REG2(lp)); \
1049                 SMC_outw(mt[4] | (mt[5] << 8), ioaddr, MCAST_REG3(lp)); \
1050                 SMC_outw(mt[6] | (mt[7] << 8), ioaddr, MCAST_REG4(lp)); \
1051         } while (0)
1052
1053 #define SMC_PUT_PKT_HDR(lp, status, length)                             \
1054         do {                                                            \
1055                 if (SMC_32BIT(lp))                                      \
1056                         SMC_outl((status) | (length)<<16, ioaddr,       \
1057                                  DATA_REG(lp));                 \
1058                 else {                                                  \
1059                         SMC_outw(status, ioaddr, DATA_REG(lp)); \
1060                         SMC_outw(length, ioaddr, DATA_REG(lp)); \
1061                 }                                                       \
1062         } while (0)
1063
1064 #define SMC_GET_PKT_HDR(lp, status, length)                             \
1065         do {                                                            \
1066                 if (SMC_32BIT(lp)) {                            \
1067                         unsigned int __val = SMC_inl(ioaddr, DATA_REG(lp)); \
1068                         (status) = __val & 0xffff;                      \
1069                         (length) = __val >> 16;                         \
1070                 } else {                                                \
1071                         (status) = SMC_inw(ioaddr, DATA_REG(lp));       \
1072                         (length) = SMC_inw(ioaddr, DATA_REG(lp));       \
1073                 }                                                       \
1074         } while (0)
1075
1076 #define SMC_PUSH_DATA(lp, p, l)                                 \
1077         do {                                                            \
1078                 if (SMC_32BIT(lp)) {                            \
1079                         void *__ptr = (p);                              \
1080                         int __len = (l);                                \
1081                         void __iomem *__ioaddr = ioaddr;                \
1082                         if (__len >= 2 && (unsigned long)__ptr & 2) {   \
1083                                 __len -= 2;                             \
1084                                 SMC_outsw(ioaddr, DATA_REG(lp), __ptr, 1); \
1085                                 __ptr += 2;                             \
1086                         }                                               \
1087                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1088                                 __ioaddr = lp->datacs;                  \
1089                         SMC_outsl(__ioaddr, DATA_REG(lp), __ptr, __len>>2); \
1090                         if (__len & 2) {                                \
1091                                 __ptr += (__len & ~3);                  \
1092                                 SMC_outsw(ioaddr, DATA_REG(lp), __ptr, 1); \
1093                         }                                               \
1094                 } else if (SMC_16BIT(lp))                               \
1095                         SMC_outsw(ioaddr, DATA_REG(lp), p, (l) >> 1);   \
1096                 else if (SMC_8BIT(lp))                          \
1097                         SMC_outsb(ioaddr, DATA_REG(lp), p, l);  \
1098         } while (0)
1099
1100 #define SMC_PULL_DATA(lp, p, l)                                 \
1101         do {                                                            \
1102                 if (SMC_32BIT(lp)) {                            \
1103                         void *__ptr = (p);                              \
1104                         int __len = (l);                                \
1105                         void __iomem *__ioaddr = ioaddr;                \
1106                         if ((unsigned long)__ptr & 2) {                 \
1107                                 /*                                      \
1108                                  * We want 32bit alignment here.        \
1109                                  * Since some buses perform a full      \
1110                                  * 32bit fetch even for 16bit data      \
1111                                  * we can't use SMC_inw() here.         \
1112                                  * Back both source (on-chip) and       \
1113                                  * destination pointers of 2 bytes.     \
1114                                  * This is possible since the call to   \
1115                                  * SMC_GET_PKT_HDR() already advanced   \
1116                                  * the source pointer of 4 bytes, and   \
1117                                  * the skb_reserve(skb, 2) advanced     \
1118                                  * the destination pointer of 2 bytes.  \
1119                                  */                                     \
1120                                 __ptr -= 2;                             \
1121                                 __len += 2;                             \
1122                                 SMC_SET_PTR(lp,                 \
1123                                         2|PTR_READ|PTR_RCV|PTR_AUTOINC); \
1124                         }                                               \
1125                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1126                                 __ioaddr = lp->datacs;                  \
1127                         __len += 2;                                     \
1128                         SMC_insl(__ioaddr, DATA_REG(lp), __ptr, __len>>2); \
1129                 } else if (SMC_16BIT(lp))                               \
1130                         SMC_insw(ioaddr, DATA_REG(lp), p, (l) >> 1);    \
1131                 else if (SMC_8BIT(lp))                          \
1132                         SMC_insb(ioaddr, DATA_REG(lp), p, l);           \
1133         } while (0)
1134
1135 #endif  /* _SMC91X_H_ */