kernel/arch/powerpc/kernel/misc_32.S

   1 /*
   2  * This file contains miscellaneous low-level functions.
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *
   5  * Largely rewritten by Cort Dougan (cort@cs.nmt.edu)
   6  * and Paul Mackerras.
   7  *
   8  * kexec bits:
   9  * Copyright (C) 2002-2003 Eric Biederman  <ebiederm@xmission.com>
  10  * GameCube/ppc32 port Copyright (C) 2004 Albert Herranz
  11  * PPC44x port. Copyright (C) 2011,  IBM Corporation
  12  *              Author: Suzuki Poulose <suzuki@in.ibm.com>
  13  *
  14  * This program is free software; you can redistribute it and/or
  15  * modify it under the terms of the GNU General Public License
  16  * as published by the Free Software Foundation; either version
  17  * 2 of the License, or (at your option) any later version.
  18  *
  19  */
  20
  21 #include <linux/sys.h>
  22 #include <asm/unistd.h>
  23 #include <asm/errno.h>
  24 #include <asm/reg.h>
  25 #include <asm/page.h>
  26 #include <asm/cache.h>
  27 #include <asm/cputable.h>
  28 #include <asm/mmu.h>
  29 #include <asm/ppc_asm.h>
  30 #include <asm/thread_info.h>
  31 #include <asm/asm-offsets.h>
  32 #include <asm/processor.h>
  33 #include <asm/kexec.h>
  34 #include <asm/bug.h>
  35 #include <asm/ptrace.h>
  36
  37         .text
  38
  39 /*
  40  * We store the saved ksp_limit in the unused part
  41  * of the STACK_FRAME_OVERHEAD
  42  */
  43 #ifndef CONFIG_PREEMPT_RT_FULL
  44 _GLOBAL(call_do_softirq)
  45         mflr    r0
  46         stw     r0,4(r1)
  47         lwz     r10,THREAD+KSP_LIMIT(r2)
  48         addi    r11,r3,THREAD_INFO_GAP
  49         stwu    r1,THREAD_SIZE-STACK_FRAME_OVERHEAD(r3)
  50         mr      r1,r3
  51         stw     r10,8(r1)
  52         stw     r11,THREAD+KSP_LIMIT(r2)
  53         bl      __do_softirq
  54         lwz     r10,8(r1)
  55         lwz     r1,0(r1)
  56         lwz     r0,4(r1)
  57         stw     r10,THREAD+KSP_LIMIT(r2)
  58         mtlr    r0
  59         blr
  60 #endif
  61
  62 /*
  63  * void call_do_irq(struct pt_regs *regs, struct thread_info *irqtp);
  64  */
  65 _GLOBAL(call_do_irq)
  66         mflr    r0
  67         stw     r0,4(r1)
  68         lwz     r10,THREAD+KSP_LIMIT(r2)
  69         addi    r11,r4,THREAD_INFO_GAP
  70         stwu    r1,THREAD_SIZE-STACK_FRAME_OVERHEAD(r4)
  71         mr      r1,r4
  72         stw     r10,8(r1)
  73         stw     r11,THREAD+KSP_LIMIT(r2)
  74         bl      __do_irq
  75         lwz     r10,8(r1)
  76         lwz     r1,0(r1)
  77         lwz     r0,4(r1)
  78         stw     r10,THREAD+KSP_LIMIT(r2)
  79         mtlr    r0
  80         blr
  81
  82 /*
  83  * This returns the high 64 bits of the product of two 64-bit numbers.
  84  */
  85 _GLOBAL(mulhdu)
  86         cmpwi   r6,0
  87         cmpwi   cr1,r3,0
  88         mr      r10,r4
  89         mulhwu  r4,r4,r5
  90         beq     1f
  91         mulhwu  r0,r10,r6
  92         mullw   r7,r10,r5
  93         addc    r7,r0,r7
  94         addze   r4,r4
  95 1:      beqlr   cr1             /* all done if high part of A is 0 */
  96         mr      r10,r3
  97         mullw   r9,r3,r5
  98         mulhwu  r3,r3,r5
  99         beq     2f
 100         mullw   r0,r10,r6
 101         mulhwu  r8,r10,r6
 102         addc    r7,r0,r7
 103         adde    r4,r4,r8
 104         addze   r3,r3
 105 2:      addc    r4,r4,r9
 106         addze   r3,r3
 107         blr
 108
 109 /*
 110  * sub_reloc_offset(x) returns x - reloc_offset().
 111  */
 112 _GLOBAL(sub_reloc_offset)
 113         mflr    r0
 114         bl      1f
 115 1:      mflr    r5
 116         lis     r4,1b@ha
 117         addi    r4,r4,1b@l
 118         subf    r5,r4,r5
 119         subf    r3,r5,r3
 120         mtlr    r0
 121         blr
 122
 123 /*
 124  * reloc_got2 runs through the .got2 section adding an offset
 125  * to each entry.
 126  */
 127 _GLOBAL(reloc_got2)
 128         mflr    r11
 129         lis     r7,__got2_start@ha
 130         addi    r7,r7,__got2_start@l
 131         lis     r8,__got2_end@ha
 132         addi    r8,r8,__got2_end@l
 133         subf    r8,r7,r8
 134         srwi.   r8,r8,2
 135         beqlr
 136         mtctr   r8
 137         bl      1f
 138 1:      mflr    r0
 139         lis     r4,1b@ha
 140         addi    r4,r4,1b@l
 141         subf    r0,r4,r0
 142         add     r7,r0,r7
 143 2:      lwz     r0,0(r7)
 144         add     r0,r0,r3
 145         stw     r0,0(r7)
 146         addi    r7,r7,4
 147         bdnz    2b
 148         mtlr    r11
 149         blr
 150
 151 /*
 152  * call_setup_cpu - call the setup_cpu function for this cpu
 153  * r3 = data offset, r24 = cpu number
 154  *
 155  * Setup function is called with:
 156  *   r3 = data offset
 157  *   r4 = ptr to CPU spec (relocated)
 158  */
 159 _GLOBAL(call_setup_cpu)
 160         addis   r4,r3,cur_cpu_spec@ha
 161         addi    r4,r4,cur_cpu_spec@l
 162         lwz     r4,0(r4)
 163         add     r4,r4,r3
 164         lwz     r5,CPU_SPEC_SETUP(r4)
 165         cmpwi   0,r5,0
 166         add     r5,r5,r3
 167         beqlr
 168         mtctr   r5
 169         bctr
 170
 171 #if defined(CONFIG_CPU_FREQ_PMAC) && defined(CONFIG_6xx)
 172
 173 /* This gets called by via-pmu.c to switch the PLL selection
 174  * on 750fx CPU. This function should really be moved to some
 175  * other place (as most of the cpufreq code in via-pmu
 176  */
 177 _GLOBAL(low_choose_750fx_pll)
 178         /* Clear MSR:EE */
 179         mfmsr   r7
 180         rlwinm  r0,r7,0,17,15
 181         mtmsr   r0
 182
 183         /* If switching to PLL1, disable HID0:BTIC */
 184         cmplwi  cr0,r3,0
 185         beq     1f
 186         mfspr   r5,SPRN_HID0
 187         rlwinm  r5,r5,0,27,25
 188         sync
 189         mtspr   SPRN_HID0,r5
 190         isync
 191         sync
 192
 193 1:
 194         /* Calc new HID1 value */
 195         mfspr   r4,SPRN_HID1    /* Build a HID1:PS bit from parameter */
 196         rlwinm  r5,r3,16,15,15  /* Clear out HID1:PS from value read */
 197         rlwinm  r4,r4,0,16,14   /* Could have I used rlwimi here ? */
 198         or      r4,r4,r5
 199         mtspr   SPRN_HID1,r4
 200
 201         /* Store new HID1 image */
 202         CURRENT_THREAD_INFO(r6, r1)
 203         lwz     r6,TI_CPU(r6)
 204         slwi    r6,r6,2
 205         addis   r6,r6,nap_save_hid1@ha
 206         stw     r4,nap_save_hid1@l(r6)
 207
 208         /* If switching to PLL0, enable HID0:BTIC */
 209         cmplwi  cr0,r3,0
 210         bne     1f
 211         mfspr   r5,SPRN_HID0
 212         ori     r5,r5,HID0_BTIC
 213         sync
 214         mtspr   SPRN_HID0,r5
 215         isync
 216         sync
 217
 218 1:
 219         /* Return */
 220         mtmsr   r7
 221         blr
 222
 223 _GLOBAL(low_choose_7447a_dfs)
 224         /* Clear MSR:EE */
 225         mfmsr   r7
 226         rlwinm  r0,r7,0,17,15
 227         mtmsr   r0
 228
 229         /* Calc new HID1 value */
 230         mfspr   r4,SPRN_HID1
 231         insrwi  r4,r3,1,9       /* insert parameter into bit 9 */
 232         sync
 233         mtspr   SPRN_HID1,r4
 234         sync
 235         isync
 236
 237         /* Return */
 238         mtmsr   r7
 239         blr
 240
 241 #endif /* CONFIG_CPU_FREQ_PMAC && CONFIG_6xx */
 242
 243 /*
 244  * complement mask on the msr then "or" some values on.
 245  *     _nmask_and_or_msr(nmask, value_to_or)
 246  */
 247 _GLOBAL(_nmask_and_or_msr)
 248         mfmsr   r0              /* Get current msr */
 249         andc    r0,r0,r3        /* And off the bits set in r3 (first parm) */
 250         or      r0,r0,r4        /* Or on the bits in r4 (second parm) */
 251         SYNC                    /* Some chip revs have problems here... */
 252         mtmsr   r0              /* Update machine state */
 253         isync
 254         blr                     /* Done */
 255
 256 #ifdef CONFIG_40x
 257
 258 /*
 259  * Do an IO access in real mode
 260  */
 261 _GLOBAL(real_readb)
 262         mfmsr   r7
 263         ori     r0,r7,MSR_DR
 264         xori    r0,r0,MSR_DR
 265         sync
 266         mtmsr   r0
 267         sync
 268         isync
 269         lbz     r3,0(r3)
 270         sync
 271         mtmsr   r7
 272         sync
 273         isync
 274         blr
 275
 276         /*
 277  * Do an IO access in real mode
 278  */
 279 _GLOBAL(real_writeb)
 280         mfmsr   r7
 281         ori     r0,r7,MSR_DR
 282         xori    r0,r0,MSR_DR
 283         sync
 284         mtmsr   r0
 285         sync
 286         isync
 287         stb     r3,0(r4)
 288         sync
 289         mtmsr   r7
 290         sync
 291         isync
 292         blr
 293
 294 #endif /* CONFIG_40x */
 295
 296
 297 /*
 298  * Flush instruction cache.
 299  * This is a no-op on the 601.
 300  */
 301 _GLOBAL(flush_instruction_cache)
 302 #if defined(CONFIG_8xx)
 303         isync
 304         lis     r5, IDC_INVALL@h
 305         mtspr   SPRN_IC_CST, r5
 306 #elif defined(CONFIG_4xx)
 307 #ifdef CONFIG_403GCX
 308         li      r3, 512
 309         mtctr   r3
 310         lis     r4, KERNELBASE@h
 311 1:      iccci   0, r4
 312         addi    r4, r4, 16
 313         bdnz    1b
 314 #else
 315         lis     r3, KERNELBASE@h
 316         iccci   0,r3
 317 #endif
 318 #elif CONFIG_FSL_BOOKE
 319 BEGIN_FTR_SECTION
 320         mfspr   r3,SPRN_L1CSR0
 321         ori     r3,r3,L1CSR0_CFI|L1CSR0_CLFC
 322         /* msync; isync recommended here */
 323         mtspr   SPRN_L1CSR0,r3
 324         isync
 325         blr
 326 END_FTR_SECTION_IFSET(CPU_FTR_UNIFIED_ID_CACHE)
 327         mfspr   r3,SPRN_L1CSR1
 328         ori     r3,r3,L1CSR1_ICFI|L1CSR1_ICLFR
 329         mtspr   SPRN_L1CSR1,r3
 330 #else
 331         mfspr   r3,SPRN_PVR
 332         rlwinm  r3,r3,16,16,31
 333         cmpwi   0,r3,1
 334         beqlr                   /* for 601, do nothing */
 335         /* 603/604 processor - use invalidate-all bit in HID0 */
 336         mfspr   r3,SPRN_HID0
 337         ori     r3,r3,HID0_ICFI
 338         mtspr   SPRN_HID0,r3
 339 #endif /* CONFIG_8xx/4xx */
 340         isync
 341         blr
 342
 343 /*
 344  * Write any modified data cache blocks out to memory
 345  * and invalidate the corresponding instruction cache blocks.
 346  * This is a no-op on the 601.
 347  *
 348  * flush_icache_range(unsigned long start, unsigned long stop)
 349  */
 350 _KPROBE(flush_icache_range)
 351 BEGIN_FTR_SECTION
 352         PURGE_PREFETCHED_INS
 353         blr                             /* for 601, do nothing */
 354 END_FTR_SECTION_IFSET(CPU_FTR_COHERENT_ICACHE)
 355         li      r5,L1_CACHE_BYTES-1
 356         andc    r3,r3,r5
 357         subf    r4,r3,r4
 358         add     r4,r4,r5
 359         srwi.   r4,r4,L1_CACHE_SHIFT
 360         beqlr
 361         mtctr   r4
 362         mr      r6,r3
 363 1:      dcbst   0,r3
 364         addi    r3,r3,L1_CACHE_BYTES
 365         bdnz    1b
 366         sync                            /* wait for dcbst's to get to ram */
 367 #ifndef CONFIG_44x
 368         mtctr   r4
 369 2:      icbi    0,r6
 370         addi    r6,r6,L1_CACHE_BYTES
 371         bdnz    2b
 372 #else
 373         /* Flash invalidate on 44x because we are passed kmapped addresses and
 374            this doesn't work for userspace pages due to the virtually tagged
 375            icache.  Sigh. */
 376         iccci   0, r0
 377 #endif
 378         sync                            /* additional sync needed on g4 */
 379         isync
 380         blr
 381 /*
 382  * Write any modified data cache blocks out to memory.
 383  * Does not invalidate the corresponding cache lines (especially for
 384  * any corresponding instruction cache).
 385  *
 386  * clean_dcache_range(unsigned long start, unsigned long stop)
 387  */
 388 _GLOBAL(clean_dcache_range)
 389         li      r5,L1_CACHE_BYTES-1
 390         andc    r3,r3,r5
 391         subf    r4,r3,r4
 392         add     r4,r4,r5
 393         srwi.   r4,r4,L1_CACHE_SHIFT
 394         beqlr
 395         mtctr   r4
 396
 397 1:      dcbst   0,r3
 398         addi    r3,r3,L1_CACHE_BYTES
 399         bdnz    1b
 400         sync                            /* wait for dcbst's to get to ram */
 401         blr
 402
 403 /*
 404  * Write any modified data cache blocks out to memory and invalidate them.
 405  * Does not invalidate the corresponding instruction cache blocks.
 406  *
 407  * flush_dcache_range(unsigned long start, unsigned long stop)
 408  */
 409 _GLOBAL(flush_dcache_range)
 410         li      r5,L1_CACHE_BYTES-1
 411         andc    r3,r3,r5
 412         subf    r4,r3,r4
 413         add     r4,r4,r5
 414         srwi.   r4,r4,L1_CACHE_SHIFT
 415         beqlr
 416         mtctr   r4
 417
 418 1:      dcbf    0,r3
 419         addi    r3,r3,L1_CACHE_BYTES
 420         bdnz    1b
 421         sync                            /* wait for dcbst's to get to ram */
 422         blr
 423
 424 /*
 425  * Like above, but invalidate the D-cache.  This is used by the 8xx
 426  * to invalidate the cache so the PPC core doesn't get stale data
 427  * from the CPM (no cache snooping here :-).
 428  *
 429  * invalidate_dcache_range(unsigned long start, unsigned long stop)
 430  */
 431 _GLOBAL(invalidate_dcache_range)
 432         li      r5,L1_CACHE_BYTES-1
 433         andc    r3,r3,r5
 434         subf    r4,r3,r4
 435         add     r4,r4,r5
 436         srwi.   r4,r4,L1_CACHE_SHIFT
 437         beqlr
 438         mtctr   r4
 439
 440 1:      dcbi    0,r3
 441         addi    r3,r3,L1_CACHE_BYTES
 442         bdnz    1b
 443         sync                            /* wait for dcbi's to get to ram */
 444         blr
 445
 446 /*
 447  * Flush a particular page from the data cache to RAM.
 448  * Note: this is necessary because the instruction cache does *not*
 449  * snoop from the data cache.
 450  * This is a no-op on the 601 which has a unified cache.
 451  *
 452  *      void __flush_dcache_icache(void *page)
 453  */
 454 _GLOBAL(__flush_dcache_icache)
 455 BEGIN_FTR_SECTION
 456         PURGE_PREFETCHED_INS
 457         blr
 458 END_FTR_SECTION_IFSET(CPU_FTR_COHERENT_ICACHE)
 459         rlwinm  r3,r3,0,0,31-PAGE_SHIFT         /* Get page base address */
 460         li      r4,PAGE_SIZE/L1_CACHE_BYTES     /* Number of lines in a page */
 461         mtctr   r4
 462         mr      r6,r3
 463 0:      dcbst   0,r3                            /* Write line to ram */
 464         addi    r3,r3,L1_CACHE_BYTES
 465         bdnz    0b
 466         sync
 467 #ifdef CONFIG_44x
 468         /* We don't flush the icache on 44x. Those have a virtual icache
 469          * and we don't have access to the virtual address here (it's
 470          * not the page vaddr but where it's mapped in user space). The
 471          * flushing of the icache on these is handled elsewhere, when
 472          * a change in the address space occurs, before returning to
 473          * user space
 474          */
 475 BEGIN_MMU_FTR_SECTION
 476         blr
 477 END_MMU_FTR_SECTION_IFSET(MMU_FTR_TYPE_44x)
 478 #endif /* CONFIG_44x */
 479         mtctr   r4
 480 1:      icbi    0,r6
 481         addi    r6,r6,L1_CACHE_BYTES
 482         bdnz    1b
 483         sync
 484         isync
 485         blr
 486
 487 #ifndef CONFIG_BOOKE
 488 /*
 489  * Flush a particular page from the data cache to RAM, identified
 490  * by its physical address.  We turn off the MMU so we can just use
 491  * the physical address (this may be a highmem page without a kernel
 492  * mapping).
 493  *
 494  *      void __flush_dcache_icache_phys(unsigned long physaddr)
 495  */
 496 _GLOBAL(__flush_dcache_icache_phys)
 497 BEGIN_FTR_SECTION
 498         PURGE_PREFETCHED_INS
 499         blr                                     /* for 601, do nothing */
 500 END_FTR_SECTION_IFSET(CPU_FTR_COHERENT_ICACHE)
 501         mfmsr   r10
 502         rlwinm  r0,r10,0,28,26                  /* clear DR */
 503         mtmsr   r0
 504         isync
 505         rlwinm  r3,r3,0,0,31-PAGE_SHIFT         /* Get page base address */
 506         li      r4,PAGE_SIZE/L1_CACHE_BYTES     /* Number of lines in a page */
 507         mtctr   r4
 508         mr      r6,r3
 509 0:      dcbst   0,r3                            /* Write line to ram */
 510         addi    r3,r3,L1_CACHE_BYTES
 511         bdnz    0b
 512         sync
 513         mtctr   r4
 514 1:      icbi    0,r6
 515         addi    r6,r6,L1_CACHE_BYTES
 516         bdnz    1b
 517         sync
 518         mtmsr   r10                             /* restore DR */
 519         isync
 520         blr
 521 #endif /* CONFIG_BOOKE */
 522
 523 /*
 524  * Clear pages using the dcbz instruction, which doesn't cause any
 525  * memory traffic (except to write out any cache lines which get
 526  * displaced).  This only works on cacheable memory.
 527  *
 528  * void clear_pages(void *page, int order) ;
 529  */
 530 _GLOBAL(clear_pages)
 531         li      r0,PAGE_SIZE/L1_CACHE_BYTES
 532         slw     r0,r0,r4
 533         mtctr   r0
 534 1:      dcbz    0,r3
 535         addi    r3,r3,L1_CACHE_BYTES
 536         bdnz    1b
 537         blr
 538
 539 /*
 540  * Copy a whole page.  We use the dcbz instruction on the destination
 541  * to reduce memory traffic (it eliminates the unnecessary reads of
 542  * the destination into cache).  This requires that the destination
 543  * is cacheable.
 544  */
 545 #define COPY_16_BYTES           \
 546         lwz     r6,4(r4);       \
 547         lwz     r7,8(r4);       \
 548         lwz     r8,12(r4);      \
 549         lwzu    r9,16(r4);      \
 550         stw     r6,4(r3);       \
 551         stw     r7,8(r3);       \
 552         stw     r8,12(r3);      \
 553         stwu    r9,16(r3)
 554
 555 _GLOBAL(copy_page)
 556         addi    r3,r3,-4
 557         addi    r4,r4,-4
 558
 559         li      r5,4
 560
 561 #if MAX_COPY_PREFETCH > 1
 562         li      r0,MAX_COPY_PREFETCH
 563         li      r11,4
 564         mtctr   r0
 565 11:     dcbt    r11,r4
 566         addi    r11,r11,L1_CACHE_BYTES
 567         bdnz    11b
 568 #else /* MAX_COPY_PREFETCH == 1 */
 569         dcbt    r5,r4
 570         li      r11,L1_CACHE_BYTES+4
 571 #endif /* MAX_COPY_PREFETCH */
 572         li      r0,PAGE_SIZE/L1_CACHE_BYTES - MAX_COPY_PREFETCH
 573         crclr   4*cr0+eq
 574 2:
 575         mtctr   r0
 576 1:
 577         dcbt    r11,r4
 578         dcbz    r5,r3
 579         COPY_16_BYTES
 580 #if L1_CACHE_BYTES >= 32
 581         COPY_16_BYTES
 582 #if L1_CACHE_BYTES >= 64
 583         COPY_16_BYTES
 584         COPY_16_BYTES
 585 #if L1_CACHE_BYTES >= 128
 586         COPY_16_BYTES
 587         COPY_16_BYTES
 588         COPY_16_BYTES
 589         COPY_16_BYTES
 590 #endif
 591 #endif
 592 #endif
 593         bdnz    1b
 594         beqlr
 595         crnot   4*cr0+eq,4*cr0+eq
 596         li      r0,MAX_COPY_PREFETCH
 597         li      r11,4
 598         b       2b
 599
 600 /*
 601  * Extended precision shifts.
 602  *
 603  * Updated to be valid for shift counts from 0 to 63 inclusive.
 604  * -- Gabriel
 605  *
 606  * R3/R4 has 64 bit value
 607  * R5    has shift count
 608  * result in R3/R4
 609  *
 610  *  ashrdi3: arithmetic right shift (sign propagation)
 611  *  lshrdi3: logical right shift
 612  *  ashldi3: left shift
 613  */
 614 _GLOBAL(__ashrdi3)
 615         subfic  r6,r5,32
 616         srw     r4,r4,r5        # LSW = count > 31 ? 0 : LSW >> count
 617         addi    r7,r5,32        # could be xori, or addi with -32
 618         slw     r6,r3,r6        # t1 = count > 31 ? 0 : MSW << (32-count)
 619         rlwinm  r8,r7,0,32      # t3 = (count < 32) ? 32 : 0
 620         sraw    r7,r3,r7        # t2 = MSW >> (count-32)
 621         or      r4,r4,r6        # LSW |= t1
 622         slw     r7,r7,r8        # t2 = (count < 32) ? 0 : t2
 623         sraw    r3,r3,r5        # MSW = MSW >> count
 624         or      r4,r4,r7        # LSW |= t2
 625         blr
 626
 627 _GLOBAL(__ashldi3)
 628         subfic  r6,r5,32
 629         slw     r3,r3,r5        # MSW = count > 31 ? 0 : MSW << count
 630         addi    r7,r5,32        # could be xori, or addi with -32
 631         srw     r6,r4,r6        # t1 = count > 31 ? 0 : LSW >> (32-count)
 632         slw     r7,r4,r7        # t2 = count < 32 ? 0 : LSW << (count-32)
 633         or      r3,r3,r6        # MSW |= t1
 634         slw     r4,r4,r5        # LSW = LSW << count
 635         or      r3,r3,r7        # MSW |= t2
 636         blr
 637
 638 _GLOBAL(__lshrdi3)
 639         subfic  r6,r5,32
 640         srw     r4,r4,r5        # LSW = count > 31 ? 0 : LSW >> count
 641         addi    r7,r5,32        # could be xori, or addi with -32
 642         slw     r6,r3,r6        # t1 = count > 31 ? 0 : MSW << (32-count)
 643         srw     r7,r3,r7        # t2 = count < 32 ? 0 : MSW >> (count-32)
 644         or      r4,r4,r6        # LSW |= t1
 645         srw     r3,r3,r5        # MSW = MSW >> count
 646         or      r4,r4,r7        # LSW |= t2
 647         blr
 648
 649 /*
 650  * 64-bit comparison: __cmpdi2(s64 a, s64 b)
 651  * Returns 0 if a < b, 1 if a == b, 2 if a > b.
 652  */
 653 _GLOBAL(__cmpdi2)
 654         cmpw    r3,r5
 655         li      r3,1
 656         bne     1f
 657         cmplw   r4,r6
 658         beqlr
 659 1:      li      r3,0
 660         bltlr
 661         li      r3,2
 662         blr
 663 /*
 664  * 64-bit comparison: __ucmpdi2(u64 a, u64 b)
 665  * Returns 0 if a < b, 1 if a == b, 2 if a > b.
 666  */
 667 _GLOBAL(__ucmpdi2)
 668         cmplw   r3,r5
 669         li      r3,1
 670         bne     1f
 671         cmplw   r4,r6
 672         beqlr
 673 1:      li      r3,0
 674         bltlr
 675         li      r3,2
 676         blr
 677
 678 _GLOBAL(__bswapdi2)
 679         rotlwi  r9,r4,8
 680         rotlwi  r10,r3,8
 681         rlwimi  r9,r4,24,0,7
 682         rlwimi  r10,r3,24,0,7
 683         rlwimi  r9,r4,24,16,23
 684         rlwimi  r10,r3,24,16,23
 685         mr      r3,r9
 686         mr      r4,r10
 687         blr
 688
 689 _GLOBAL(abs)
 690         srawi   r4,r3,31
 691         xor     r3,r3,r4
 692         sub     r3,r3,r4
 693         blr
 694
 695 #ifdef CONFIG_SMP
 696 _GLOBAL(start_secondary_resume)
 697         /* Reset stack */
 698         CURRENT_THREAD_INFO(r1, r1)
 699         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
 700         li      r3,0
 701         stw     r3,0(r1)                /* Zero the stack frame pointer */
 702         bl      start_secondary
 703         b       .
 704 #endif /* CONFIG_SMP */
 705
 706 /*
 707  * This routine is just here to keep GCC happy - sigh...
 708  */
 709 _GLOBAL(__main)
 710         blr
 711
 712 #ifdef CONFIG_KEXEC
 713         /*
 714          * Must be relocatable PIC code callable as a C function.
 715          */
 716         .globl relocate_new_kernel
 717 relocate_new_kernel:
 718         /* r3 = page_list   */
 719         /* r4 = reboot_code_buffer */
 720         /* r5 = start_address      */
 721
 722 #ifdef CONFIG_FSL_BOOKE
 723
 724         mr      r29, r3
 725         mr      r30, r4
 726         mr      r31, r5
 727
 728 #define ENTRY_MAPPING_KEXEC_SETUP
 729 #include "fsl_booke_entry_mapping.S"
 730 #undef ENTRY_MAPPING_KEXEC_SETUP
 731
 732         mr      r3, r29
 733         mr      r4, r30
 734         mr      r5, r31
 735
 736         li      r0, 0
 737 #elif defined(CONFIG_44x)
 738
 739         /* Save our parameters */
 740         mr      r29, r3
 741         mr      r30, r4
 742         mr      r31, r5
 743
 744 #ifdef CONFIG_PPC_47x
 745         /* Check for 47x cores */
 746         mfspr   r3,SPRN_PVR
 747         srwi    r3,r3,16
 748         cmplwi  cr0,r3,PVR_476@h
 749         beq     setup_map_47x
 750         cmplwi  cr0,r3,PVR_476_ISS@h
 751         beq     setup_map_47x
 752 #endif /* CONFIG_PPC_47x */
 753
 754 /*
 755  * Code for setting up 1:1 mapping for PPC440x for KEXEC
 756  *
 757  * We cannot switch off the MMU on PPC44x.
 758  * So we:
 759  * 1) Invalidate all the mappings except the one we are running from.
 760  * 2) Create a tmp mapping for our code in the other address space(TS) and
 761  *    jump to it. Invalidate the entry we started in.
 762  * 3) Create a 1:1 mapping for 0-2GiB in chunks of 256M in original TS.
 763  * 4) Jump to the 1:1 mapping in original TS.
 764  * 5) Invalidate the tmp mapping.
 765  *
 766  * - Based on the kexec support code for FSL BookE
 767  *
 768  */
 769
 770         /*
 771          * Load the PID with kernel PID (0).
 772          * Also load our MSR_IS and TID to MMUCR for TLB search.
 773          */
 774         li      r3, 0
 775         mtspr   SPRN_PID, r3
 776         mfmsr   r4
 777         andi.   r4,r4,MSR_IS@l
 778         beq     wmmucr
 779         oris    r3,r3,PPC44x_MMUCR_STS@h
 780 wmmucr:
 781         mtspr   SPRN_MMUCR,r3
 782         sync
 783
 784         /*
 785          * Invalidate all the TLB entries except the current entry
 786          * where we are running from
 787          */
 788         bl      0f                              /* Find our address */
 789 0:      mflr    r5                              /* Make it accessible */
 790         tlbsx   r23,0,r5                        /* Find entry we are in */
 791         li      r4,0                            /* Start at TLB entry 0 */
 792         li      r3,0                            /* Set PAGEID inval value */
 793 1:      cmpw    r23,r4                          /* Is this our entry? */
 794         beq     skip                            /* If so, skip the inval */
 795         tlbwe   r3,r4,PPC44x_TLB_PAGEID         /* If not, inval the entry */
 796 skip:
 797         addi    r4,r4,1                         /* Increment */
 798         cmpwi   r4,64                           /* Are we done? */
 799         bne     1b                              /* If not, repeat */
 800         isync
 801
 802         /* Create a temp mapping and jump to it */
 803         andi.   r6, r23, 1              /* Find the index to use */
 804         addi    r24, r6, 1              /* r24 will contain 1 or 2 */
 805
 806         mfmsr   r9                      /* get the MSR */
 807         rlwinm  r5, r9, 27, 31, 31      /* Extract the MSR[IS] */
 808         xori    r7, r5, 1               /* Use the other address space */
 809
 810         /* Read the current mapping entries */
 811         tlbre   r3, r23, PPC44x_TLB_PAGEID
 812         tlbre   r4, r23, PPC44x_TLB_XLAT
 813         tlbre   r5, r23, PPC44x_TLB_ATTRIB
 814
 815         /* Save our current XLAT entry */
 816         mr      r25, r4
 817
 818         /* Extract the TLB PageSize */
 819         li      r10, 1                  /* r10 will hold PageSize */
 820         rlwinm  r11, r3, 0, 24, 27      /* bits 24-27 */
 821
 822         /* XXX: As of now we use 256M, 4K pages */
 823         cmpwi   r11, PPC44x_TLB_256M
 824         bne     tlb_4k
 825         rotlwi  r10, r10, 28            /* r10 = 256M */
 826         b       write_out
 827 tlb_4k:
 828         cmpwi   r11, PPC44x_TLB_4K
 829         bne     default
 830         rotlwi  r10, r10, 12            /* r10 = 4K */
 831         b       write_out
 832 default:
 833         rotlwi  r10, r10, 10            /* r10 = 1K */
 834
 835 write_out:
 836         /*
 837          * Write out the tmp 1:1 mapping for this code in other address space
 838          * Fixup  EPN = RPN , TS=other address space
 839          */
 840         insrwi  r3, r7, 1, 23           /* Bit 23 is TS for PAGEID field */
 841
 842         /* Write out the tmp mapping entries */
 843         tlbwe   r3, r24, PPC44x_TLB_PAGEID
 844         tlbwe   r4, r24, PPC44x_TLB_XLAT
 845         tlbwe   r5, r24, PPC44x_TLB_ATTRIB
 846
 847         subi    r11, r10, 1             /* PageOffset Mask = PageSize - 1 */
 848         not     r10, r11                /* Mask for PageNum */
 849
 850         /* Switch to other address space in MSR */
 851         insrwi  r9, r7, 1, 26           /* Set MSR[IS] = r7 */
 852
 853         bl      1f
 854 1:      mflr    r8
 855         addi    r8, r8, (2f-1b)         /* Find the target offset */
 856
 857         /* Jump to the tmp mapping */
 858         mtspr   SPRN_SRR0, r8
 859         mtspr   SPRN_SRR1, r9
 860         rfi
 861
 862 2:
 863         /* Invalidate the entry we were executing from */
 864         li      r3, 0
 865         tlbwe   r3, r23, PPC44x_TLB_PAGEID
 866
 867         /* attribute fields. rwx for SUPERVISOR mode */
 868         li      r5, 0
 869         ori     r5, r5, (PPC44x_TLB_SW | PPC44x_TLB_SR | PPC44x_TLB_SX | PPC44x_TLB_G)
 870
 871         /* Create 1:1 mapping in 256M pages */
 872         xori    r7, r7, 1                       /* Revert back to Original TS */
 873
 874         li      r8, 0                           /* PageNumber */
 875         li      r6, 3                           /* TLB Index, start at 3  */
 876
 877 next_tlb:
 878         rotlwi  r3, r8, 28                      /* Create EPN (bits 0-3) */
 879         mr      r4, r3                          /* RPN = EPN  */
 880         ori     r3, r3, (PPC44x_TLB_VALID | PPC44x_TLB_256M) /* SIZE = 256M, Valid */
 881         insrwi  r3, r7, 1, 23                   /* Set TS from r7 */
 882
 883         tlbwe   r3, r6, PPC44x_TLB_PAGEID       /* PageID field : EPN, V, SIZE */
 884         tlbwe   r4, r6, PPC44x_TLB_XLAT         /* Address translation : RPN   */
 885         tlbwe   r5, r6, PPC44x_TLB_ATTRIB       /* Attributes */
 886
 887         addi    r8, r8, 1                       /* Increment PN */
 888         addi    r6, r6, 1                       /* Increment TLB Index */
 889         cmpwi   r8, 8                           /* Are we done ? */
 890         bne     next_tlb
 891         isync
 892
 893         /* Jump to the new mapping 1:1 */
 894         li      r9,0
 895         insrwi  r9, r7, 1, 26                   /* Set MSR[IS] = r7 */
 896
 897         bl      1f
 898 1:      mflr    r8
 899         and     r8, r8, r11                     /* Get our offset within page */
 900         addi    r8, r8, (2f-1b)
 901
 902         and     r5, r25, r10                    /* Get our target PageNum */
 903         or      r8, r8, r5                      /* Target jump address */
 904
 905         mtspr   SPRN_SRR0, r8
 906         mtspr   SPRN_SRR1, r9
 907         rfi
 908 2:
 909         /* Invalidate the tmp entry we used */
 910         li      r3, 0
 911         tlbwe   r3, r24, PPC44x_TLB_PAGEID
 912         sync
 913         b       ppc44x_map_done
 914
 915 #ifdef CONFIG_PPC_47x
 916
 917         /* 1:1 mapping for 47x */
 918
 919 setup_map_47x:
 920
 921         /*
 922          * Load the kernel pid (0) to PID and also to MMUCR[TID].
 923          * Also set the MSR IS->MMUCR STS
 924          */
 925         li      r3, 0
 926         mtspr   SPRN_PID, r3                    /* Set PID */
 927         mfmsr   r4                              /* Get MSR */
 928         andi.   r4, r4, MSR_IS@l                /* TS=1? */
 929         beq     1f                              /* If not, leave STS=0 */
 930         oris    r3, r3, PPC47x_MMUCR_STS@h      /* Set STS=1 */
 931 1:      mtspr   SPRN_MMUCR, r3                  /* Put MMUCR */
 932         sync
 933
 934         /* Find the entry we are running from */
 935         bl      2f
 936 2:      mflr    r23
 937         tlbsx   r23, 0, r23
 938         tlbre   r24, r23, 0                     /* TLB Word 0 */
 939         tlbre   r25, r23, 1                     /* TLB Word 1 */
 940         tlbre   r26, r23, 2                     /* TLB Word 2 */
 941
 942
 943         /*
 944          * Invalidates all the tlb entries by writing to 256 RPNs(r4)
 945          * of 4k page size in all  4 ways (0-3 in r3).
 946          * This would invalidate the entire UTLB including the one we are
 947          * running from. However the shadow TLB entries would help us
 948          * to continue the execution, until we flush them (rfi/isync).
 949          */
 950         addis   r3, 0, 0x8000                   /* specify the way */
 951         addi    r4, 0, 0                        /* TLB Word0 = (EPN=0, VALID = 0) */
 952         addi    r5, 0, 0
 953         b       clear_utlb_entry
 954
 955         /* Align the loop to speed things up. from head_44x.S */
 956         .align  6
 957
 958 clear_utlb_entry:
 959
 960         tlbwe   r4, r3, 0
 961         tlbwe   r5, r3, 1
 962         tlbwe   r5, r3, 2
 963         addis   r3, r3, 0x2000                  /* Increment the way */
 964         cmpwi   r3, 0
 965         bne     clear_utlb_entry
 966         addis   r3, 0, 0x8000
 967         addis   r4, r4, 0x100                   /* Increment the EPN */
 968         cmpwi   r4, 0
 969         bne     clear_utlb_entry
 970
 971         /* Create the entries in the other address space */
 972         mfmsr   r5
 973         rlwinm  r7, r5, 27, 31, 31              /* Get the TS (Bit 26) from MSR */
 974         xori    r7, r7, 1                       /* r7 = !TS */
 975
 976         insrwi  r24, r7, 1, 21                  /* Change the TS in the saved TLB word 0 */
 977
 978         /*
 979          * write out the TLB entries for the tmp mapping
 980          * Use way '0' so that we could easily invalidate it later.
 981          */
 982         lis     r3, 0x8000                      /* Way '0' */
 983
 984         tlbwe   r24, r3, 0
 985         tlbwe   r25, r3, 1
 986         tlbwe   r26, r3, 2
 987
 988         /* Update the msr to the new TS */
 989         insrwi  r5, r7, 1, 26
 990
 991         bl      1f
 992 1:      mflr    r6
 993         addi    r6, r6, (2f-1b)
 994
 995         mtspr   SPRN_SRR0, r6
 996         mtspr   SPRN_SRR1, r5
 997         rfi
 998
 999         /*
1000          * Now we are in the tmp address space.
1001          * Create a 1:1 mapping for 0-2GiB in the original TS.
1002          */
1003 2:
1004         li      r3, 0
1005         li      r4, 0                           /* TLB Word 0 */
1006         li      r5, 0                           /* TLB Word 1 */
1007         li      r6, 0
1008         ori     r6, r6, PPC47x_TLB2_S_RWX       /* TLB word 2 */
1009
1010         li      r8, 0                           /* PageIndex */
1011
1012         xori    r7, r7, 1                       /* revert back to original TS */
1013
1014 write_utlb:
1015         rotlwi  r5, r8, 28                      /* RPN = PageIndex * 256M */
1016                                                 /* ERPN = 0 as we don't use memory above 2G */
1017
1018         mr      r4, r5                          /* EPN = RPN */
1019         ori     r4, r4, (PPC47x_TLB0_VALID | PPC47x_TLB0_256M)
1020         insrwi  r4, r7, 1, 21                   /* Insert the TS to Word 0 */
1021
1022         tlbwe   r4, r3, 0                       /* Write out the entries */
1023         tlbwe   r5, r3, 1
1024         tlbwe   r6, r3, 2
1025         addi    r8, r8, 1
1026         cmpwi   r8, 8                           /* Have we completed ? */
1027         bne     write_utlb
1028
1029         /* make sure we complete the TLB write up */
1030         isync
1031
1032         /*
1033          * Prepare to jump to the 1:1 mapping.
1034          * 1) Extract page size of the tmp mapping
1035          *    DSIZ = TLB_Word0[22:27]
1036          * 2) Calculate the physical address of the address
1037          *    to jump to.
1038          */
1039         rlwinm  r10, r24, 0, 22, 27
1040
1041         cmpwi   r10, PPC47x_TLB0_4K
1042         bne     0f
1043         li      r10, 0x1000                     /* r10 = 4k */
1044         bl      1f
1045
1046 0:
1047         /* Defaults to 256M */
1048         lis     r10, 0x1000
1049
1050         bl      1f
1051 1:      mflr    r4
1052         addi    r4, r4, (2f-1b)                 /* virtual address  of 2f */
1053
1054         subi    r11, r10, 1                     /* offsetmask = Pagesize - 1 */
1055         not     r10, r11                        /* Pagemask = ~(offsetmask) */
1056
1057         and     r5, r25, r10                    /* Physical page */
1058         and     r6, r4, r11                     /* offset within the current page */
1059
1060         or      r5, r5, r6                      /* Physical address for 2f */
1061
1062         /* Switch the TS in MSR to the original one */
1063         mfmsr   r8
1064         insrwi  r8, r7, 1, 26
1065
1066         mtspr   SPRN_SRR1, r8
1067         mtspr   SPRN_SRR0, r5
1068         rfi
1069
1070 2:
1071         /* Invalidate the tmp mapping */
1072         lis     r3, 0x8000                      /* Way '0' */
1073
1074         clrrwi  r24, r24, 12                    /* Clear the valid bit */
1075         tlbwe   r24, r3, 0
1076         tlbwe   r25, r3, 1
1077         tlbwe   r26, r3, 2
1078
1079         /* Make sure we complete the TLB write and flush the shadow TLB */
1080         isync
1081
1082 #endif
1083
1084 ppc44x_map_done:
1085
1086
1087         /* Restore the parameters */
1088         mr      r3, r29
1089         mr      r4, r30
1090         mr      r5, r31
1091
1092         li      r0, 0
1093 #else
1094         li      r0, 0
1095
1096         /*
1097          * Set Machine Status Register to a known status,
1098          * switch the MMU off and jump to 1: in a single step.
1099          */
1100
1101         mr      r8, r0
1102         ori     r8, r8, MSR_RI|MSR_ME
1103         mtspr   SPRN_SRR1, r8
1104         addi    r8, r4, 1f - relocate_new_kernel
1105         mtspr   SPRN_SRR0, r8
1106         sync
1107         rfi
1108
1109 1:
1110 #endif
1111         /* from this point address translation is turned off */
1112         /* and interrupts are disabled */
1113
1114         /* set a new stack at the bottom of our page... */
1115         /* (not really needed now) */
1116         addi    r1, r4, KEXEC_CONTROL_PAGE_SIZE - 8 /* for LR Save+Back Chain */
1117         stw     r0, 0(r1)
1118
1119         /* Do the copies */
1120         li      r6, 0 /* checksum */
1121         mr      r0, r3
1122         b       1f
1123
1124 0:      /* top, read another word for the indirection page */
1125         lwzu    r0, 4(r3)
1126
1127 1:
1128         /* is it a destination page? (r8) */
1129         rlwinm. r7, r0, 0, 31, 31 /* IND_DESTINATION (1<<0) */
1130         beq     2f
1131
1132         rlwinm  r8, r0, 0, 0, 19 /* clear kexec flags, page align */
1133         b       0b
1134
1135 2:      /* is it an indirection page? (r3) */
1136         rlwinm. r7, r0, 0, 30, 30 /* IND_INDIRECTION (1<<1) */
1137         beq     2f
1138
1139         rlwinm  r3, r0, 0, 0, 19 /* clear kexec flags, page align */
1140         subi    r3, r3, 4
1141         b       0b
1142
1143 2:      /* are we done? */
1144         rlwinm. r7, r0, 0, 29, 29 /* IND_DONE (1<<2) */
1145         beq     2f
1146         b       3f
1147
1148 2:      /* is it a source page? (r9) */
1149         rlwinm. r7, r0, 0, 28, 28 /* IND_SOURCE (1<<3) */
1150         beq     0b
1151
1152         rlwinm  r9, r0, 0, 0, 19 /* clear kexec flags, page align */
1153
1154         li      r7, PAGE_SIZE / 4
1155         mtctr   r7
1156         subi    r9, r9, 4
1157         subi    r8, r8, 4
1158 9:
1159         lwzu    r0, 4(r9)  /* do the copy */
1160         xor     r6, r6, r0
1161         stwu    r0, 4(r8)
1162         dcbst   0, r8
1163         sync
1164         icbi    0, r8
1165         bdnz    9b
1166
1167         addi    r9, r9, 4
1168         addi    r8, r8, 4
1169         b       0b
1170
1171 3:
1172
1173         /* To be certain of avoiding problems with self-modifying code
1174          * execute a serializing instruction here.
1175          */
1176         isync
1177         sync
1178
1179         mfspr   r3, SPRN_PIR /* current core we are running on */
1180         mr      r4, r5 /* load physical address of chunk called */
1181
1182         /* jump to the entry point, usually the setup routine */
1183         mtlr    r5
1184         blrl
1185
1186 1:      b       1b
1187
1188 relocate_new_kernel_end:
1189
1190         .globl relocate_new_kernel_size
1191 relocate_new_kernel_size:
1192         .long relocate_new_kernel_end - relocate_new_kernel
1193 #endif