kernel/arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2002, 2003, 2004, 2005, 2007  Maciej W. Rozycki
  12  * Copyright (C) 2000, 2001, 2012 MIPS Technologies, Inc.  All rights reserved.
  13  * Copyright (C) 2014, Imagination Technologies Ltd.
  14  */
  15 #include <linux/bitops.h>
  16 #include <linux/bug.h>
  17 #include <linux/compiler.h>
  18 #include <linux/context_tracking.h>
  19 #include <linux/cpu_pm.h>
  20 #include <linux/kexec.h>
  21 #include <linux/init.h>
  22 #include <linux/kernel.h>
  23 #include <linux/module.h>
  24 #include <linux/mm.h>
  25 #include <linux/sched.h>
  26 #include <linux/smp.h>
  27 #include <linux/spinlock.h>
  28 #include <linux/kallsyms.h>
  29 #include <linux/bootmem.h>
  30 #include <linux/interrupt.h>
  31 #include <linux/ptrace.h>
  32 #include <linux/kgdb.h>
  33 #include <linux/kdebug.h>
  34 #include <linux/kprobes.h>
  35 #include <linux/notifier.h>
  36 #include <linux/kdb.h>
  37 #include <linux/irq.h>
  38 #include <linux/perf_event.h>
  39
  40 #include <asm/bootinfo.h>
  41 #include <asm/branch.h>
  42 #include <asm/break.h>
  43 #include <asm/cop2.h>
  44 #include <asm/cpu.h>
  45 #include <asm/cpu-type.h>
  46 #include <asm/dsp.h>
  47 #include <asm/fpu.h>
  48 #include <asm/fpu_emulator.h>
  49 #include <asm/idle.h>
  50 #include <asm/mips-r2-to-r6-emul.h>
  51 #include <asm/mipsregs.h>
  52 #include <asm/mipsmtregs.h>
  53 #include <asm/module.h>
  54 #include <asm/msa.h>
  55 #include <asm/pgtable.h>
  56 #include <asm/ptrace.h>
  57 #include <asm/sections.h>
  58 #include <asm/tlbdebug.h>
  59 #include <asm/traps.h>
  60 #include <asm/uaccess.h>
  61 #include <asm/watch.h>
  62 #include <asm/mmu_context.h>
  63 #include <asm/types.h>
  64 #include <asm/stacktrace.h>
  65 #include <asm/uasm.h>
  66
  67 extern void check_wait(void);
  68 extern asmlinkage void rollback_handle_int(void);
  69 extern asmlinkage void handle_int(void);
  70 extern u32 handle_tlbl[];
  71 extern u32 handle_tlbs[];
  72 extern u32 handle_tlbm[];
  73 extern asmlinkage void handle_adel(void);
  74 extern asmlinkage void handle_ades(void);
  75 extern asmlinkage void handle_ibe(void);
  76 extern asmlinkage void handle_dbe(void);
  77 extern asmlinkage void handle_sys(void);
  78 extern asmlinkage void handle_bp(void);
  79 extern asmlinkage void handle_ri(void);
  80 extern asmlinkage void handle_ri_rdhwr_vivt(void);
  81 extern asmlinkage void handle_ri_rdhwr(void);
  82 extern asmlinkage void handle_cpu(void);
  83 extern asmlinkage void handle_ov(void);
  84 extern asmlinkage void handle_tr(void);
  85 extern asmlinkage void handle_msa_fpe(void);
  86 extern asmlinkage void handle_fpe(void);
  87 extern asmlinkage void handle_ftlb(void);
  88 extern asmlinkage void handle_msa(void);
  89 extern asmlinkage void handle_mdmx(void);
  90 extern asmlinkage void handle_watch(void);
  91 extern asmlinkage void handle_mt(void);
  92 extern asmlinkage void handle_dsp(void);
  93 extern asmlinkage void handle_mcheck(void);
  94 extern asmlinkage void handle_reserved(void);
  95 extern void tlb_do_page_fault_0(void);
  96
  97 void (*board_be_init)(void);
  98 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
  99 void (*board_nmi_handler_setup)(void);
 100 void (*board_ejtag_handler_setup)(void);
 101 void (*board_bind_eic_interrupt)(int irq, int regset);
 102 void (*board_ebase_setup)(void);
 103 void(*board_cache_error_setup)(void);
 104
 105 static void show_raw_backtrace(unsigned long reg29)
 106 {
 107         unsigned long *sp = (unsigned long *)(reg29 & ~3);
 108         unsigned long addr;
 109
 110         printk("Call Trace:");
 111 #ifdef CONFIG_KALLSYMS
 112         printk("\n");
 113 #endif
 114         while (!kstack_end(sp)) {
 115                 unsigned long __user *p =
 116                         (unsigned long __user *)(unsigned long)sp++;
 117                 if (__get_user(addr, p)) {
 118                         printk(" (Bad stack address)");
 119                         break;
 120                 }
 121                 if (__kernel_text_address(addr))
 122                         print_ip_sym(addr);
 123         }
 124         printk("\n");
 125 }
 126
 127 #ifdef CONFIG_KALLSYMS
 128 int raw_show_trace;
 129 static int __init set_raw_show_trace(char *str)
 130 {
 131         raw_show_trace = 1;
 132         return 1;
 133 }
 134 __setup("raw_show_trace", set_raw_show_trace);
 135 #endif
 136
 137 static void show_backtrace(struct task_struct *task, const struct pt_regs *regs)
 138 {
 139         unsigned long sp = regs->regs[29];
 140         unsigned long ra = regs->regs[31];
 141         unsigned long pc = regs->cp0_epc;
 142
 143         if (!task)
 144                 task = current;
 145
 146         if (raw_show_trace || !__kernel_text_address(pc)) {
 147                 show_raw_backtrace(sp);
 148                 return;
 149         }
 150         printk("Call Trace:\n");
 151         do {
 152                 print_ip_sym(pc);
 153                 pc = unwind_stack(task, &sp, pc, &ra);
 154         } while (pc);
 155         printk("\n");
 156 }
 157
 158 /*
 159  * This routine abuses get_user()/put_user() to reference pointers
 160  * with at least a bit of error checking ...
 161  */
 162 static void show_stacktrace(struct task_struct *task,
 163         const struct pt_regs *regs)
 164 {
 165         const int field = 2 * sizeof(unsigned long);
 166         long stackdata;
 167         int i;
 168         unsigned long __user *sp = (unsigned long __user *)regs->regs[29];
 169
 170         printk("Stack :");
 171         i = 0;
 172         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 173                 if (i && ((i % (64 / field)) == 0))
 174                         printk("\n       ");
 175                 if (i > 39) {
 176                         printk(" ...");
 177                         break;
 178                 }
 179
 180                 if (__get_user(stackdata, sp++)) {
 181                         printk(" (Bad stack address)");
 182                         break;
 183                 }
 184
 185                 printk(" %0*lx", field, stackdata);
 186                 i++;
 187         }
 188         printk("\n");
 189         show_backtrace(task, regs);
 190 }
 191
 192 void show_stack(struct task_struct *task, unsigned long *sp)
 193 {
 194         struct pt_regs regs;
 195         mm_segment_t old_fs = get_fs();
 196         if (sp) {
 197                 regs.regs[29] = (unsigned long)sp;
 198                 regs.regs[31] = 0;
 199                 regs.cp0_epc = 0;
 200         } else {
 201                 if (task && task != current) {
 202                         regs.regs[29] = task->thread.reg29;
 203                         regs.regs[31] = 0;
 204                         regs.cp0_epc = task->thread.reg31;
 205 #ifdef CONFIG_KGDB_KDB
 206                 } else if (atomic_read(&kgdb_active) != -1 &&
 207                            kdb_current_regs) {
 208                         memcpy(&regs, kdb_current_regs, sizeof(regs));
 209 #endif /* CONFIG_KGDB_KDB */
 210                 } else {
 211                         prepare_frametrace(&regs);
 212                 }
 213         }
 214         /*
 215          * show_stack() deals exclusively with kernel mode, so be sure to access
 216          * the stack in the kernel (not user) address space.
 217          */
 218         set_fs(KERNEL_DS);
 219         show_stacktrace(task, &regs);
 220         set_fs(old_fs);
 221 }
 222
 223 static void show_code(unsigned int __user *pc)
 224 {
 225         long i;
 226         unsigned short __user *pc16 = NULL;
 227
 228         printk("\nCode:");
 229
 230         if ((unsigned long)pc & 1)
 231                 pc16 = (unsigned short __user *)((unsigned long)pc & ~1);
 232         for(i = -3 ; i < 6 ; i++) {
 233                 unsigned int insn;
 234                 if (pc16 ? __get_user(insn, pc16 + i) : __get_user(insn, pc + i)) {
 235                         printk(" (Bad address in epc)\n");
 236                         break;
 237                 }
 238                 printk("%c%0*x%c", (i?' ':'<'), pc16 ? 4 : 8, insn, (i?' ':'>'));
 239         }
 240 }
 241
 242 static void __show_regs(const struct pt_regs *regs)
 243 {
 244         const int field = 2 * sizeof(unsigned long);
 245         unsigned int cause = regs->cp0_cause;
 246         int i;
 247
 248         show_regs_print_info(KERN_DEFAULT);
 249
 250         /*
 251          * Saved main processor registers
 252          */
 253         for (i = 0; i < 32; ) {
 254                 if ((i % 4) == 0)
 255                         printk("$%2d   :", i);
 256                 if (i == 0)
 257                         printk(" %0*lx", field, 0UL);
 258                 else if (i == 26 || i == 27)
 259                         printk(" %*s", field, "");
 260                 else
 261                         printk(" %0*lx", field, regs->regs[i]);
 262
 263                 i++;
 264                 if ((i % 4) == 0)
 265                         printk("\n");
 266         }
 267
 268 #ifdef CONFIG_CPU_HAS_SMARTMIPS
 269         printk("Acx    : %0*lx\n", field, regs->acx);
 270 #endif
 271         printk("Hi    : %0*lx\n", field, regs->hi);
 272         printk("Lo    : %0*lx\n", field, regs->lo);
 273
 274         /*
 275          * Saved cp0 registers
 276          */
 277         printk("epc   : %0*lx %pS\n", field, regs->cp0_epc,
 278                (void *) regs->cp0_epc);
 279         printk("ra    : %0*lx %pS\n", field, regs->regs[31],
 280                (void *) regs->regs[31]);
 281
 282         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 283
 284         if (cpu_has_3kex) {
 285                 if (regs->cp0_status & ST0_KUO)
 286                         printk("KUo ");
 287                 if (regs->cp0_status & ST0_IEO)
 288                         printk("IEo ");
 289                 if (regs->cp0_status & ST0_KUP)
 290                         printk("KUp ");
 291                 if (regs->cp0_status & ST0_IEP)
 292                         printk("IEp ");
 293                 if (regs->cp0_status & ST0_KUC)
 294                         printk("KUc ");
 295                 if (regs->cp0_status & ST0_IEC)
 296                         printk("IEc ");
 297         } else if (cpu_has_4kex) {
 298                 if (regs->cp0_status & ST0_KX)
 299                         printk("KX ");
 300                 if (regs->cp0_status & ST0_SX)
 301                         printk("SX ");
 302                 if (regs->cp0_status & ST0_UX)
 303                         printk("UX ");
 304                 switch (regs->cp0_status & ST0_KSU) {
 305                 case KSU_USER:
 306                         printk("USER ");
 307                         break;
 308                 case KSU_SUPERVISOR:
 309                         printk("SUPERVISOR ");
 310                         break;
 311                 case KSU_KERNEL:
 312                         printk("KERNEL ");
 313                         break;
 314                 default:
 315                         printk("BAD_MODE ");
 316                         break;
 317                 }
 318                 if (regs->cp0_status & ST0_ERL)
 319                         printk("ERL ");
 320                 if (regs->cp0_status & ST0_EXL)
 321                         printk("EXL ");
 322                 if (regs->cp0_status & ST0_IE)
 323                         printk("IE ");
 324         }
 325         printk("\n");
 326
 327         printk("Cause : %08x\n", cause);
 328
 329         cause = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 330         if (1 <= cause && cause <= 5)
 331                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 332
 333         printk("PrId  : %08x (%s)\n", read_c0_prid(),
 334                cpu_name_string());
 335 }
 336
 337 /*
 338  * FIXME: really the generic show_regs should take a const pointer argument.
 339  */
 340 void show_regs(struct pt_regs *regs)
 341 {
 342         __show_regs((struct pt_regs *)regs);
 343 }
 344
 345 void show_registers(struct pt_regs *regs)
 346 {
 347         const int field = 2 * sizeof(unsigned long);
 348         mm_segment_t old_fs = get_fs();
 349
 350         __show_regs(regs);
 351         print_modules();
 352         printk("Process %s (pid: %d, threadinfo=%p, task=%p, tls=%0*lx)\n",
 353                current->comm, current->pid, current_thread_info(), current,
 354               field, current_thread_info()->tp_value);
 355         if (cpu_has_userlocal) {
 356                 unsigned long tls;
 357
 358                 tls = read_c0_userlocal();
 359                 if (tls != current_thread_info()->tp_value)
 360                         printk("*HwTLS: %0*lx\n", field, tls);
 361         }
 362
 363         if (!user_mode(regs))
 364                 /* Necessary for getting the correct stack content */
 365                 set_fs(KERNEL_DS);
 366         show_stacktrace(current, regs);
 367         show_code((unsigned int __user *) regs->cp0_epc);
 368         printk("\n");
 369         set_fs(old_fs);
 370 }
 371
 372 static int regs_to_trapnr(struct pt_regs *regs)
 373 {
 374         return (regs->cp0_cause >> 2) & 0x1f;
 375 }
 376
 377 static DEFINE_RAW_SPINLOCK(die_lock);
 378
 379 void __noreturn die(const char *str, struct pt_regs *regs)
 380 {
 381         static int die_counter;
 382         int sig = SIGSEGV;
 383
 384         oops_enter();
 385
 386         if (notify_die(DIE_OOPS, str, regs, 0, regs_to_trapnr(regs),
 387                        SIGSEGV) == NOTIFY_STOP)
 388                 sig = 0;
 389
 390         console_verbose();
 391         raw_spin_lock_irq(&die_lock);
 392         bust_spinlocks(1);
 393
 394         printk("%s[#%d]:\n", str, ++die_counter);
 395         show_registers(regs);
 396         add_taint(TAINT_DIE, LOCKDEP_NOW_UNRELIABLE);
 397         raw_spin_unlock_irq(&die_lock);
 398
 399         oops_exit();
 400
 401         if (in_interrupt())
 402                 panic("Fatal exception in interrupt");
 403
 404         if (panic_on_oops) {
 405                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds");
 406                 ssleep(5);
 407                 panic("Fatal exception");
 408         }
 409
 410         if (regs && kexec_should_crash(current))
 411                 crash_kexec(regs);
 412
 413         do_exit(sig);
 414 }
 415
 416 extern struct exception_table_entry __start___dbe_table[];
 417 extern struct exception_table_entry __stop___dbe_table[];
 418
 419 __asm__(
 420 "       .section        __dbe_table, \"a\"\n"
 421 "       .previous                       \n");
 422
 423 /* Given an address, look for it in the exception tables. */
 424 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 425 {
 426         const struct exception_table_entry *e;
 427
 428         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 429         if (!e)
 430                 e = search_module_dbetables(addr);
 431         return e;
 432 }
 433
 434 asmlinkage void do_be(struct pt_regs *regs)
 435 {
 436         const int field = 2 * sizeof(unsigned long);
 437         const struct exception_table_entry *fixup = NULL;
 438         int data = regs->cp0_cause & 4;
 439         int action = MIPS_BE_FATAL;
 440         enum ctx_state prev_state;
 441
 442         prev_state = exception_enter();
 443         /* XXX For now.  Fixme, this searches the wrong table ...  */
 444         if (data && !user_mode(regs))
 445                 fixup = search_dbe_tables(exception_epc(regs));
 446
 447         if (fixup)
 448                 action = MIPS_BE_FIXUP;
 449
 450         if (board_be_handler)
 451                 action = board_be_handler(regs, fixup != NULL);
 452
 453         switch (action) {
 454         case MIPS_BE_DISCARD:
 455                 goto out;
 456         case MIPS_BE_FIXUP:
 457                 if (fixup) {
 458                         regs->cp0_epc = fixup->nextinsn;
 459                         goto out;
 460                 }
 461                 break;
 462         default:
 463                 break;
 464         }
 465
 466         /*
 467          * Assume it would be too dangerous to continue ...
 468          */
 469         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 470                data ? "Data" : "Instruction",
 471                field, regs->cp0_epc, field, regs->regs[31]);
 472         if (notify_die(DIE_OOPS, "bus error", regs, 0, regs_to_trapnr(regs),
 473                        SIGBUS) == NOTIFY_STOP)
 474                 goto out;
 475
 476         die_if_kernel("Oops", regs);
 477         force_sig(SIGBUS, current);
 478
 479 out:
 480         exception_exit(prev_state);
 481 }
 482
 483 /*
 484  * ll/sc, rdhwr, sync emulation
 485  */
 486
 487 #define OPCODE 0xfc000000
 488 #define BASE   0x03e00000
 489 #define RT     0x001f0000
 490 #define OFFSET 0x0000ffff
 491 #define LL     0xc0000000
 492 #define SC     0xe0000000
 493 #define SPEC0  0x00000000
 494 #define SPEC3  0x7c000000
 495 #define RD     0x0000f800
 496 #define FUNC   0x0000003f
 497 #define SYNC   0x0000000f
 498 #define RDHWR  0x0000003b
 499
 500 /*  microMIPS definitions   */
 501 #define MM_POOL32A_FUNC 0xfc00ffff
 502 #define MM_RDHWR        0x00006b3c
 503 #define MM_RS           0x001f0000
 504 #define MM_RT           0x03e00000
 505
 506 /*
 507  * The ll_bit is cleared by r*_switch.S
 508  */
 509
 510 unsigned int ll_bit;
 511 struct task_struct *ll_task;
 512
 513 static inline int simulate_ll(struct pt_regs *regs, unsigned int opcode)
 514 {
 515         unsigned long value, __user *vaddr;
 516         long offset;
 517
 518         /*
 519          * analyse the ll instruction that just caused a ri exception
 520          * and put the referenced address to addr.
 521          */
 522
 523         /* sign extend offset */
 524         offset = opcode & OFFSET;
 525         offset <<= 16;
 526         offset >>= 16;
 527
 528         vaddr = (unsigned long __user *)
 529                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 530
 531         if ((unsigned long)vaddr & 3)
 532                 return SIGBUS;
 533         if (get_user(value, vaddr))
 534                 return SIGSEGV;
 535
 536         preempt_disable();
 537
 538         if (ll_task == NULL || ll_task == current) {
 539                 ll_bit = 1;
 540         } else {
 541                 ll_bit = 0;
 542         }
 543         ll_task = current;
 544
 545         preempt_enable();
 546
 547         regs->regs[(opcode & RT) >> 16] = value;
 548
 549         return 0;
 550 }
 551
 552 static inline int simulate_sc(struct pt_regs *regs, unsigned int opcode)
 553 {
 554         unsigned long __user *vaddr;
 555         unsigned long reg;
 556         long offset;
 557
 558         /*
 559          * analyse the sc instruction that just caused a ri exception
 560          * and put the referenced address to addr.
 561          */
 562
 563         /* sign extend offset */
 564         offset = opcode & OFFSET;
 565         offset <<= 16;
 566         offset >>= 16;
 567
 568         vaddr = (unsigned long __user *)
 569                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 570         reg = (opcode & RT) >> 16;
 571
 572         if ((unsigned long)vaddr & 3)
 573                 return SIGBUS;
 574
 575         preempt_disable();
 576
 577         if (ll_bit == 0 || ll_task != current) {
 578                 regs->regs[reg] = 0;
 579                 preempt_enable();
 580                 return 0;
 581         }
 582
 583         preempt_enable();
 584
 585         if (put_user(regs->regs[reg], vaddr))
 586                 return SIGSEGV;
 587
 588         regs->regs[reg] = 1;
 589
 590         return 0;
 591 }
 592
 593 /*
 594  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 595  * opcodes are supposed to result in coprocessor unusable exceptions if
 596  * executed on ll/sc-less processors.  That's the theory.  In practice a
 597  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 598  * instead, so we're doing the emulation thing in both exception handlers.
 599  */
 600 static int simulate_llsc(struct pt_regs *regs, unsigned int opcode)
 601 {
 602         if ((opcode & OPCODE) == LL) {
 603                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 604                                 1, regs, 0);
 605                 return simulate_ll(regs, opcode);
 606         }
 607         if ((opcode & OPCODE) == SC) {
 608                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 609                                 1, regs, 0);
 610                 return simulate_sc(regs, opcode);
 611         }
 612
 613         return -1;                      /* Must be something else ... */
 614 }
 615
 616 /*
 617  * Simulate trapping 'rdhwr' instructions to provide user accessible
 618  * registers not implemented in hardware.
 619  */
 620 static int simulate_rdhwr(struct pt_regs *regs, int rd, int rt)
 621 {
 622         struct thread_info *ti = task_thread_info(current);
 623
 624         perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 625                         1, regs, 0);
 626         switch (rd) {
 627         case 0:         /* CPU number */
 628                 regs->regs[rt] = smp_processor_id();
 629                 return 0;
 630         case 1:         /* SYNCI length */
 631                 regs->regs[rt] = min(current_cpu_data.dcache.linesz,
 632                                      current_cpu_data.icache.linesz);
 633                 return 0;
 634         case 2:         /* Read count register */
 635                 regs->regs[rt] = read_c0_count();
 636                 return 0;
 637         case 3:         /* Count register resolution */
 638                 switch (current_cpu_type()) {
 639                 case CPU_20KC:
 640                 case CPU_25KF:
 641                         regs->regs[rt] = 1;
 642                         break;
 643                 default:
 644                         regs->regs[rt] = 2;
 645                 }
 646                 return 0;
 647         case 29:
 648                 regs->regs[rt] = ti->tp_value;
 649                 return 0;
 650         default:
 651                 return -1;
 652         }
 653 }
 654
 655 static int simulate_rdhwr_normal(struct pt_regs *regs, unsigned int opcode)
 656 {
 657         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 658                 int rd = (opcode & RD) >> 11;
 659                 int rt = (opcode & RT) >> 16;
 660
 661                 simulate_rdhwr(regs, rd, rt);
 662                 return 0;
 663         }
 664
 665         /* Not ours.  */
 666         return -1;
 667 }
 668
 669 static int simulate_rdhwr_mm(struct pt_regs *regs, unsigned short opcode)
 670 {
 671         if ((opcode & MM_POOL32A_FUNC) == MM_RDHWR) {
 672                 int rd = (opcode & MM_RS) >> 16;
 673                 int rt = (opcode & MM_RT) >> 21;
 674                 simulate_rdhwr(regs, rd, rt);
 675                 return 0;
 676         }
 677
 678         /* Not ours.  */
 679         return -1;
 680 }
 681
 682 static int simulate_sync(struct pt_regs *regs, unsigned int opcode)
 683 {
 684         if ((opcode & OPCODE) == SPEC0 && (opcode & FUNC) == SYNC) {
 685                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 686                                 1, regs, 0);
 687                 return 0;
 688         }
 689
 690         return -1;                      /* Must be something else ... */
 691 }
 692
 693 asmlinkage void do_ov(struct pt_regs *regs)
 694 {
 695         enum ctx_state prev_state;
 696         siginfo_t info;
 697
 698         prev_state = exception_enter();
 699         die_if_kernel("Integer overflow", regs);
 700
 701         info.si_code = FPE_INTOVF;
 702         info.si_signo = SIGFPE;
 703         info.si_errno = 0;
 704         info.si_addr = (void __user *) regs->cp0_epc;
 705         force_sig_info(SIGFPE, &info, current);
 706         exception_exit(prev_state);
 707 }
 708
 709 int process_fpemu_return(int sig, void __user *fault_addr, unsigned long fcr31)
 710 {
 711         struct siginfo si = { 0 };
 712
 713         switch (sig) {
 714         case 0:
 715                 return 0;
 716
 717         case SIGFPE:
 718                 si.si_addr = fault_addr;
 719                 si.si_signo = sig;
 720                 /*
 721                  * Inexact can happen together with Overflow or Underflow.
 722                  * Respect the mask to deliver the correct exception.
 723                  */
 724                 fcr31 &= (fcr31 & FPU_CSR_ALL_E) <<
 725                          (ffs(FPU_CSR_ALL_X) - ffs(FPU_CSR_ALL_E));
 726                 if (fcr31 & FPU_CSR_INV_X)
 727                         si.si_code = FPE_FLTINV;
 728                 else if (fcr31 & FPU_CSR_DIV_X)
 729                         si.si_code = FPE_FLTDIV;
 730                 else if (fcr31 & FPU_CSR_OVF_X)
 731                         si.si_code = FPE_FLTOVF;
 732                 else if (fcr31 & FPU_CSR_UDF_X)
 733                         si.si_code = FPE_FLTUND;
 734                 else if (fcr31 & FPU_CSR_INE_X)
 735                         si.si_code = FPE_FLTRES;
 736                 else
 737                         si.si_code = __SI_FAULT;
 738                 force_sig_info(sig, &si, current);
 739                 return 1;
 740
 741         case SIGBUS:
 742                 si.si_addr = fault_addr;
 743                 si.si_signo = sig;
 744                 si.si_code = BUS_ADRERR;
 745                 force_sig_info(sig, &si, current);
 746                 return 1;
 747
 748         case SIGSEGV:
 749                 si.si_addr = fault_addr;
 750                 si.si_signo = sig;
 751                 down_read(&current->mm->mmap_sem);
 752                 if (find_vma(current->mm, (unsigned long)fault_addr))
 753                         si.si_code = SEGV_ACCERR;
 754                 else
 755                         si.si_code = SEGV_MAPERR;
 756                 up_read(&current->mm->mmap_sem);
 757                 force_sig_info(sig, &si, current);
 758                 return 1;
 759
 760         default:
 761                 force_sig(sig, current);
 762                 return 1;
 763         }
 764 }
 765
 766 static int simulate_fp(struct pt_regs *regs, unsigned int opcode,
 767                        unsigned long old_epc, unsigned long old_ra)
 768 {
 769         union mips_instruction inst = { .word = opcode };
 770         void __user *fault_addr;
 771         unsigned long fcr31;
 772         int sig;
 773
 774         /* If it's obviously not an FP instruction, skip it */
 775         switch (inst.i_format.opcode) {
 776         case cop1_op:
 777         case cop1x_op:
 778         case lwc1_op:
 779         case ldc1_op:
 780         case swc1_op:
 781         case sdc1_op:
 782                 break;
 783
 784         default:
 785                 return -1;
 786         }
 787
 788         /*
 789          * do_ri skipped over the instruction via compute_return_epc, undo
 790          * that for the FPU emulator.
 791          */
 792         regs->cp0_epc = old_epc;
 793         regs->regs[31] = old_ra;
 794
 795         /* Save the FP context to struct thread_struct */
 796         lose_fpu(1);
 797
 798         /* Run the emulator */
 799         sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 800                                        &fault_addr);
 801         fcr31 = current->thread.fpu.fcr31;
 802
 803         /*
 804          * We can't allow the emulated instruction to leave any of
 805          * the cause bits set in $fcr31.
 806          */
 807         current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 808
 809         /* Restore the hardware register state */
 810         own_fpu(1);
 811
 812         /* Send a signal if required.  */
 813         process_fpemu_return(sig, fault_addr, fcr31);
 814
 815         return 0;
 816 }
 817
 818 /*
 819  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 820  */
 821 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 822 {
 823         enum ctx_state prev_state;
 824         void __user *fault_addr;
 825         int sig;
 826
 827         prev_state = exception_enter();
 828         if (notify_die(DIE_FP, "FP exception", regs, 0, regs_to_trapnr(regs),
 829                        SIGFPE) == NOTIFY_STOP)
 830                 goto out;
 831
 832         /* Clear FCSR.Cause before enabling interrupts */
 833         write_32bit_cp1_register(CP1_STATUS, fcr31 & ~FPU_CSR_ALL_X);
 834         local_irq_enable();
 835
 836         die_if_kernel("FP exception in kernel code", regs);
 837
 838         if (fcr31 & FPU_CSR_UNI_X) {
 839                 /*
 840                  * Unimplemented operation exception.  If we've got the full
 841                  * software emulator on-board, let's use it...
 842                  *
 843                  * Force FPU to dump state into task/thread context.  We're
 844                  * moving a lot of data here for what is probably a single
 845                  * instruction, but the alternative is to pre-decode the FP
 846                  * register operands before invoking the emulator, which seems
 847                  * a bit extreme for what should be an infrequent event.
 848                  */
 849                 /* Ensure 'resume' not overwrite saved fp context again. */
 850                 lose_fpu(1);
 851
 852                 /* Run the emulator */
 853                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 854                                                &fault_addr);
 855                 fcr31 = current->thread.fpu.fcr31;
 856
 857                 /*
 858                  * We can't allow the emulated instruction to leave any of
 859                  * the cause bits set in $fcr31.
 860                  */
 861                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 862
 863                 /* Restore the hardware register state */
 864                 own_fpu(1);     /* Using the FPU again.  */
 865         } else {
 866                 sig = SIGFPE;
 867                 fault_addr = (void __user *) regs->cp0_epc;
 868         }
 869
 870         /* Send a signal if required.  */
 871         process_fpemu_return(sig, fault_addr, fcr31);
 872
 873 out:
 874         exception_exit(prev_state);
 875 }
 876
 877 void do_trap_or_bp(struct pt_regs *regs, unsigned int code,
 878         const char *str)
 879 {
 880         siginfo_t info;
 881         char b[40];
 882
 883 #ifdef CONFIG_KGDB_LOW_LEVEL_TRAP
 884         if (kgdb_ll_trap(DIE_TRAP, str, regs, code, regs_to_trapnr(regs), SIGTRAP) == NOTIFY_STOP)
 885                 return;
 886 #endif /* CONFIG_KGDB_LOW_LEVEL_TRAP */
 887
 888         if (notify_die(DIE_TRAP, str, regs, code, regs_to_trapnr(regs),
 889                        SIGTRAP) == NOTIFY_STOP)
 890                 return;
 891
 892         /*
 893          * A short test says that IRIX 5.3 sends SIGTRAP for all trap
 894          * insns, even for trap and break codes that indicate arithmetic
 895          * failures.  Weird ...
 896          * But should we continue the brokenness???  --macro
 897          */
 898         switch (code) {
 899         case BRK_OVERFLOW:
 900         case BRK_DIVZERO:
 901                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 902                 die_if_kernel(b, regs);
 903                 if (code == BRK_DIVZERO)
 904                         info.si_code = FPE_INTDIV;
 905                 else
 906                         info.si_code = FPE_INTOVF;
 907                 info.si_signo = SIGFPE;
 908                 info.si_errno = 0;
 909                 info.si_addr = (void __user *) regs->cp0_epc;
 910                 force_sig_info(SIGFPE, &info, current);
 911                 break;
 912         case BRK_BUG:
 913                 die_if_kernel("Kernel bug detected", regs);
 914                 force_sig(SIGTRAP, current);
 915                 break;
 916         case BRK_MEMU:
 917                 /*
 918                  * This breakpoint code is used by the FPU emulator to retake
 919                  * control of the CPU after executing the instruction from the
 920                  * delay slot of an emulated branch.
 921                  *
 922                  * Terminate if exception was recognized as a delay slot return
 923                  * otherwise handle as normal.
 924                  */
 925                 if (do_dsemulret(regs))
 926                         return;
 927
 928                 die_if_kernel("Math emu break/trap", regs);
 929                 force_sig(SIGTRAP, current);
 930                 break;
 931         default:
 932                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 933                 die_if_kernel(b, regs);
 934                 force_sig(SIGTRAP, current);
 935         }
 936 }
 937
 938 asmlinkage void do_bp(struct pt_regs *regs)
 939 {
 940         unsigned long epc = msk_isa16_mode(exception_epc(regs));
 941         unsigned int opcode, bcode;
 942         enum ctx_state prev_state;
 943         mm_segment_t seg;
 944
 945         seg = get_fs();
 946         if (!user_mode(regs))
 947                 set_fs(KERNEL_DS);
 948
 949         prev_state = exception_enter();
 950         if (get_isa16_mode(regs->cp0_epc)) {
 951                 u16 instr[2];
 952
 953                 if (__get_user(instr[0], (u16 __user *)epc))
 954                         goto out_sigsegv;
 955
 956                 if (!cpu_has_mmips) {
 957                         /* MIPS16e mode */
 958                         bcode = (instr[0] >> 5) & 0x3f;
 959                 } else if (mm_insn_16bit(instr[0])) {
 960                         /* 16-bit microMIPS BREAK */
 961                         bcode = instr[0] & 0xf;
 962                 } else {
 963                         /* 32-bit microMIPS BREAK */
 964                         if (__get_user(instr[1], (u16 __user *)(epc + 2)))
 965                                 goto out_sigsegv;
 966                         opcode = (instr[0] << 16) | instr[1];
 967                         bcode = (opcode >> 6) & ((1 << 20) - 1);
 968                 }
 969         } else {
 970                 if (__get_user(opcode, (unsigned int __user *)epc))
 971                         goto out_sigsegv;
 972                 bcode = (opcode >> 6) & ((1 << 20) - 1);
 973         }
 974
 975         /*
 976          * There is the ancient bug in the MIPS assemblers that the break
 977          * code starts left to bit 16 instead to bit 6 in the opcode.
 978          * Gas is bug-compatible, but not always, grrr...
 979          * We handle both cases with a simple heuristics.  --macro
 980          */
 981         if (bcode >= (1 << 10))
 982                 bcode = ((bcode & ((1 << 10) - 1)) << 10) | (bcode >> 10);
 983
 984         /*
 985          * notify the kprobe handlers, if instruction is likely to
 986          * pertain to them.
 987          */
 988         switch (bcode) {
 989         case BRK_KPROBE_BP:
 990                 if (notify_die(DIE_BREAK, "debug", regs, bcode,
 991                                regs_to_trapnr(regs), SIGTRAP) == NOTIFY_STOP)
 992                         goto out;
 993                 else
 994                         break;
 995         case BRK_KPROBE_SSTEPBP:
 996                 if (notify_die(DIE_SSTEPBP, "single_step", regs, bcode,
 997                                regs_to_trapnr(regs), SIGTRAP) == NOTIFY_STOP)
 998                         goto out;
 999                 else
1000                         break;
1001         default:
1002                 break;
1003         }
1004
1005         do_trap_or_bp(regs, bcode, "Break");
1006
1007 out:
1008         set_fs(seg);
1009         exception_exit(prev_state);
1010         return;
1011
1012 out_sigsegv:
1013         force_sig(SIGSEGV, current);
1014         goto out;
1015 }
1016
1017 asmlinkage void do_tr(struct pt_regs *regs)
1018 {
1019         u32 opcode, tcode = 0;
1020         enum ctx_state prev_state;
1021         u16 instr[2];
1022         mm_segment_t seg;
1023         unsigned long epc = msk_isa16_mode(exception_epc(regs));
1024
1025         seg = get_fs();
1026         if (!user_mode(regs))
1027                 set_fs(get_ds());
1028
1029         prev_state = exception_enter();
1030         if (get_isa16_mode(regs->cp0_epc)) {
1031                 if (__get_user(instr[0], (u16 __user *)(epc + 0)) ||
1032                     __get_user(instr[1], (u16 __user *)(epc + 2)))
1033                         goto out_sigsegv;
1034                 opcode = (instr[0] << 16) | instr[1];
1035                 /* Immediate versions don't provide a code.  */
1036                 if (!(opcode & OPCODE))
1037                         tcode = (opcode >> 12) & ((1 << 4) - 1);
1038         } else {
1039                 if (__get_user(opcode, (u32 __user *)epc))
1040                         goto out_sigsegv;
1041                 /* Immediate versions don't provide a code.  */
1042                 if (!(opcode & OPCODE))
1043                         tcode = (opcode >> 6) & ((1 << 10) - 1);
1044         }
1045
1046         do_trap_or_bp(regs, tcode, "Trap");
1047
1048 out:
1049         set_fs(seg);
1050         exception_exit(prev_state);
1051         return;
1052
1053 out_sigsegv:
1054         force_sig(SIGSEGV, current);
1055         goto out;
1056 }
1057
1058 asmlinkage void do_ri(struct pt_regs *regs)
1059 {
1060         unsigned int __user *epc = (unsigned int __user *)exception_epc(regs);
1061         unsigned long old_epc = regs->cp0_epc;
1062         unsigned long old31 = regs->regs[31];
1063         enum ctx_state prev_state;
1064         unsigned int opcode = 0;
1065         int status = -1;
1066
1067         /*
1068          * Avoid any kernel code. Just emulate the R2 instruction
1069          * as quickly as possible.
1070          */
1071         if (mipsr2_emulation && cpu_has_mips_r6 &&
1072             likely(user_mode(regs)) &&
1073             likely(get_user(opcode, epc) >= 0)) {
1074                 unsigned long fcr31 = 0;
1075
1076                 status = mipsr2_decoder(regs, opcode, &fcr31);
1077                 switch (status) {
1078                 case 0:
1079                 case SIGEMT:
1080                         task_thread_info(current)->r2_emul_return = 1;
1081                         return;
1082                 case SIGILL:
1083                         goto no_r2_instr;
1084                 default:
1085                         process_fpemu_return(status,
1086                                              &current->thread.cp0_baduaddr,
1087                                              fcr31);
1088                         task_thread_info(current)->r2_emul_return = 1;
1089                         return;
1090                 }
1091         }
1092
1093 no_r2_instr:
1094
1095         prev_state = exception_enter();
1096
1097         if (notify_die(DIE_RI, "RI Fault", regs, 0, regs_to_trapnr(regs),
1098                        SIGILL) == NOTIFY_STOP)
1099                 goto out;
1100
1101         die_if_kernel("Reserved instruction in kernel code", regs);
1102
1103         if (unlikely(compute_return_epc(regs) < 0))
1104                 goto out;
1105
1106         if (get_isa16_mode(regs->cp0_epc)) {
1107                 unsigned short mmop[2] = { 0 };
1108
1109                 if (unlikely(get_user(mmop[0], epc) < 0))
1110                         status = SIGSEGV;
1111                 if (unlikely(get_user(mmop[1], epc) < 0))
1112                         status = SIGSEGV;
1113                 opcode = (mmop[0] << 16) | mmop[1];
1114
1115                 if (status < 0)
1116                         status = simulate_rdhwr_mm(regs, opcode);
1117         } else {
1118                 if (unlikely(get_user(opcode, epc) < 0))
1119                         status = SIGSEGV;
1120
1121                 if (!cpu_has_llsc && status < 0)
1122                         status = simulate_llsc(regs, opcode);
1123
1124                 if (status < 0)
1125                         status = simulate_rdhwr_normal(regs, opcode);
1126
1127                 if (status < 0)
1128                         status = simulate_sync(regs, opcode);
1129
1130                 if (status < 0)
1131                         status = simulate_fp(regs, opcode, old_epc, old31);
1132         }
1133
1134         if (status < 0)
1135                 status = SIGILL;
1136
1137         if (unlikely(status > 0)) {
1138                 regs->cp0_epc = old_epc;                /* Undo skip-over.  */
1139                 regs->regs[31] = old31;
1140                 force_sig(status, current);
1141         }
1142
1143 out:
1144         exception_exit(prev_state);
1145 }
1146
1147 /*
1148  * MIPS MT processors may have fewer FPU contexts than CPU threads. If we've
1149  * emulated more than some threshold number of instructions, force migration to
1150  * a "CPU" that has FP support.
1151  */
1152 static void mt_ase_fp_affinity(void)
1153 {
1154 #ifdef CONFIG_MIPS_MT_FPAFF
1155         if (mt_fpemul_threshold > 0 &&
1156              ((current->thread.emulated_fp++ > mt_fpemul_threshold))) {
1157                 /*
1158                  * If there's no FPU present, or if the application has already
1159                  * restricted the allowed set to exclude any CPUs with FPUs,
1160                  * we'll skip the procedure.
1161                  */
1162                 if (cpumask_intersects(&current->cpus_allowed, &mt_fpu_cpumask)) {
1163                         cpumask_t tmask;
1164
1165                         current->thread.user_cpus_allowed
1166                                 = current->cpus_allowed;
1167                         cpumask_and(&tmask, &current->cpus_allowed,
1168                                     &mt_fpu_cpumask);
1169                         set_cpus_allowed_ptr(current, &tmask);
1170                         set_thread_flag(TIF_FPUBOUND);
1171                 }
1172         }
1173 #endif /* CONFIG_MIPS_MT_FPAFF */
1174 }
1175
1176 /*
1177  * No lock; only written during early bootup by CPU 0.
1178  */
1179 static RAW_NOTIFIER_HEAD(cu2_chain);
1180
1181 int __ref register_cu2_notifier(struct notifier_block *nb)
1182 {
1183         return raw_notifier_chain_register(&cu2_chain, nb);
1184 }
1185
1186 int cu2_notifier_call_chain(unsigned long val, void *v)
1187 {
1188         return raw_notifier_call_chain(&cu2_chain, val, v);
1189 }
1190
1191 static int default_cu2_call(struct notifier_block *nfb, unsigned long action,
1192         void *data)
1193 {
1194         struct pt_regs *regs = data;
1195
1196         die_if_kernel("COP2: Unhandled kernel unaligned access or invalid "
1197                               "instruction", regs);
1198         force_sig(SIGILL, current);
1199
1200         return NOTIFY_OK;
1201 }
1202
1203 static int wait_on_fp_mode_switch(atomic_t *p)
1204 {
1205         /*
1206          * The FP mode for this task is currently being switched. That may
1207          * involve modifications to the format of this tasks FP context which
1208          * make it unsafe to proceed with execution for the moment. Instead,
1209          * schedule some other task.
1210          */
1211         schedule();
1212         return 0;
1213 }
1214
1215 static int enable_restore_fp_context(int msa)
1216 {
1217         int err, was_fpu_owner, prior_msa;
1218
1219         /*
1220          * If an FP mode switch is currently underway, wait for it to
1221          * complete before proceeding.
1222          */
1223         wait_on_atomic_t(&current->mm->context.fp_mode_switching,
1224                          wait_on_fp_mode_switch, TASK_KILLABLE);
1225
1226         if (!used_math()) {
1227                 /* First time FP context user. */
1228                 preempt_disable();
1229                 err = init_fpu();
1230                 if (msa && !err) {
1231                         enable_msa();
1232                         _init_msa_upper();
1233                         set_thread_flag(TIF_USEDMSA);
1234                         set_thread_flag(TIF_MSA_CTX_LIVE);
1235                 }
1236                 preempt_enable();
1237                 if (!err)
1238                         set_used_math();
1239                 return err;
1240         }
1241
1242         /*
1243          * This task has formerly used the FP context.
1244          *
1245          * If this thread has no live MSA vector context then we can simply
1246          * restore the scalar FP context. If it has live MSA vector context
1247          * (that is, it has or may have used MSA since last performing a
1248          * function call) then we'll need to restore the vector context. This
1249          * applies even if we're currently only executing a scalar FP
1250          * instruction. This is because if we were to later execute an MSA
1251          * instruction then we'd either have to:
1252          *
1253          *  - Restore the vector context & clobber any registers modified by
1254          *    scalar FP instructions between now & then.
1255          *
1256          * or
1257          *
1258          *  - Not restore the vector context & lose the most significant bits
1259          *    of all vector registers.
1260          *
1261          * Neither of those options is acceptable. We cannot restore the least
1262          * significant bits of the registers now & only restore the most
1263          * significant bits later because the most significant bits of any
1264          * vector registers whose aliased FP register is modified now will have
1265          * been zeroed. We'd have no way to know that when restoring the vector
1266          * context & thus may load an outdated value for the most significant
1267          * bits of a vector register.
1268          */
1269         if (!msa && !thread_msa_context_live())
1270                 return own_fpu(1);
1271
1272         /*
1273          * This task is using or has previously used MSA. Thus we require
1274          * that Status.FR == 1.
1275          */
1276         preempt_disable();
1277         was_fpu_owner = is_fpu_owner();
1278         err = own_fpu_inatomic(0);
1279         if (err)
1280                 goto out;
1281
1282         enable_msa();
1283         write_msa_csr(current->thread.fpu.msacsr);
1284         set_thread_flag(TIF_USEDMSA);
1285
1286         /*
1287          * If this is the first time that the task is using MSA and it has
1288          * previously used scalar FP in this time slice then we already nave
1289          * FP context which we shouldn't clobber. We do however need to clear
1290          * the upper 64b of each vector register so that this task has no
1291          * opportunity to see data left behind by another.
1292          */
1293         prior_msa = test_and_set_thread_flag(TIF_MSA_CTX_LIVE);
1294         if (!prior_msa && was_fpu_owner) {
1295                 _init_msa_upper();
1296
1297                 goto out;
1298         }
1299
1300         if (!prior_msa) {
1301                 /*
1302                  * Restore the least significant 64b of each vector register
1303                  * from the existing scalar FP context.
1304                  */
1305                 _restore_fp(current);
1306
1307                 /*
1308                  * The task has not formerly used MSA, so clear the upper 64b
1309                  * of each vector register such that it cannot see data left
1310                  * behind by another task.
1311                  */
1312                 _init_msa_upper();
1313         } else {
1314                 /* We need to restore the vector context. */
1315                 restore_msa(current);
1316
1317                 /* Restore the scalar FP control & status register */
1318                 if (!was_fpu_owner)
1319                         write_32bit_cp1_register(CP1_STATUS,
1320                                                  current->thread.fpu.fcr31);
1321         }
1322
1323 out:
1324         preempt_enable();
1325
1326         return 0;
1327 }
1328
1329 asmlinkage void do_cpu(struct pt_regs *regs)
1330 {
1331         enum ctx_state prev_state;
1332         unsigned int __user *epc;
1333         unsigned long old_epc, old31;
1334         void __user *fault_addr;
1335         unsigned int opcode;
1336         unsigned long fcr31;
1337         unsigned int cpid;
1338         int status, err;
1339         unsigned long __maybe_unused flags;
1340         int sig;
1341
1342         prev_state = exception_enter();
1343         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
1344
1345         if (cpid != 2)
1346                 die_if_kernel("do_cpu invoked from kernel context!", regs);
1347
1348         switch (cpid) {
1349         case 0:
1350                 epc = (unsigned int __user *)exception_epc(regs);
1351                 old_epc = regs->cp0_epc;
1352                 old31 = regs->regs[31];
1353                 opcode = 0;
1354                 status = -1;
1355
1356                 if (unlikely(compute_return_epc(regs) < 0))
1357                         break;
1358
1359                 if (get_isa16_mode(regs->cp0_epc)) {
1360                         unsigned short mmop[2] = { 0 };
1361
1362                         if (unlikely(get_user(mmop[0], epc) < 0))
1363                                 status = SIGSEGV;
1364                         if (unlikely(get_user(mmop[1], epc) < 0))
1365                                 status = SIGSEGV;
1366                         opcode = (mmop[0] << 16) | mmop[1];
1367
1368                         if (status < 0)
1369                                 status = simulate_rdhwr_mm(regs, opcode);
1370                 } else {
1371                         if (unlikely(get_user(opcode, epc) < 0))
1372                                 status = SIGSEGV;
1373
1374                         if (!cpu_has_llsc && status < 0)
1375                                 status = simulate_llsc(regs, opcode);
1376
1377                         if (status < 0)
1378                                 status = simulate_rdhwr_normal(regs, opcode);
1379                 }
1380
1381                 if (status < 0)
1382                         status = SIGILL;
1383
1384                 if (unlikely(status > 0)) {
1385                         regs->cp0_epc = old_epc;        /* Undo skip-over.  */
1386                         regs->regs[31] = old31;
1387                         force_sig(status, current);
1388                 }
1389
1390                 break;
1391
1392         case 3:
1393                 /*
1394                  * The COP3 opcode space and consequently the CP0.Status.CU3
1395                  * bit and the CP0.Cause.CE=3 encoding have been removed as
1396                  * of the MIPS III ISA.  From the MIPS IV and MIPS32r2 ISAs
1397                  * up the space has been reused for COP1X instructions, that
1398                  * are enabled by the CP0.Status.CU1 bit and consequently
1399                  * use the CP0.Cause.CE=1 encoding for Coprocessor Unusable
1400                  * exceptions.  Some FPU-less processors that implement one
1401                  * of these ISAs however use this code erroneously for COP1X
1402                  * instructions.  Therefore we redirect this trap to the FP
1403                  * emulator too.
1404                  */
1405                 if (raw_cpu_has_fpu || !cpu_has_mips_4_5_64_r2_r6) {
1406                         force_sig(SIGILL, current);
1407                         break;
1408                 }
1409                 /* Fall through.  */
1410
1411         case 1:
1412                 err = enable_restore_fp_context(0);
1413
1414                 if (raw_cpu_has_fpu && !err)
1415                         break;
1416
1417                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 0,
1418                                                &fault_addr);
1419                 fcr31 = current->thread.fpu.fcr31;
1420
1421                 /*
1422                  * We can't allow the emulated instruction to leave
1423                  * any of the cause bits set in $fcr31.
1424                  */
1425                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
1426
1427                 /* Send a signal if required.  */
1428                 if (!process_fpemu_return(sig, fault_addr, fcr31) && !err)
1429                         mt_ase_fp_affinity();
1430
1431                 break;
1432
1433         case 2:
1434                 raw_notifier_call_chain(&cu2_chain, CU2_EXCEPTION, regs);
1435                 break;
1436         }
1437
1438         exception_exit(prev_state);
1439 }
1440
1441 asmlinkage void do_msa_fpe(struct pt_regs *regs, unsigned int msacsr)
1442 {
1443         enum ctx_state prev_state;
1444
1445         prev_state = exception_enter();
1446         if (notify_die(DIE_MSAFP, "MSA FP exception", regs, 0,
1447                        regs_to_trapnr(regs), SIGFPE) == NOTIFY_STOP)
1448                 goto out;
1449
1450         /* Clear MSACSR.Cause before enabling interrupts */
1451         write_msa_csr(msacsr & ~MSA_CSR_CAUSEF);
1452         local_irq_enable();
1453
1454         die_if_kernel("do_msa_fpe invoked from kernel context!", regs);
1455         force_sig(SIGFPE, current);
1456 out:
1457         exception_exit(prev_state);
1458 }
1459
1460 asmlinkage void do_msa(struct pt_regs *regs)
1461 {
1462         enum ctx_state prev_state;
1463         int err;
1464
1465         prev_state = exception_enter();
1466
1467         if (!cpu_has_msa || test_thread_flag(TIF_32BIT_FPREGS)) {
1468                 force_sig(SIGILL, current);
1469                 goto out;
1470         }
1471
1472         die_if_kernel("do_msa invoked from kernel context!", regs);
1473
1474         err = enable_restore_fp_context(1);
1475         if (err)
1476                 force_sig(SIGILL, current);
1477 out:
1478         exception_exit(prev_state);
1479 }
1480
1481 asmlinkage void do_mdmx(struct pt_regs *regs)
1482 {
1483         enum ctx_state prev_state;
1484
1485         prev_state = exception_enter();
1486         force_sig(SIGILL, current);
1487         exception_exit(prev_state);
1488 }
1489
1490 /*
1491  * Called with interrupts disabled.
1492  */
1493 asmlinkage void do_watch(struct pt_regs *regs)
1494 {
1495         enum ctx_state prev_state;
1496         u32 cause;
1497
1498         prev_state = exception_enter();
1499         /*
1500          * Clear WP (bit 22) bit of cause register so we don't loop
1501          * forever.
1502          */
1503         cause = read_c0_cause();
1504         cause &= ~(1 << 22);
1505         write_c0_cause(cause);
1506
1507         /*
1508          * If the current thread has the watch registers loaded, save
1509          * their values and send SIGTRAP.  Otherwise another thread
1510          * left the registers set, clear them and continue.
1511          */
1512         if (test_tsk_thread_flag(current, TIF_LOAD_WATCH)) {
1513                 mips_read_watch_registers();
1514                 local_irq_enable();
1515                 force_sig(SIGTRAP, current);
1516         } else {
1517                 mips_clear_watch_registers();
1518                 local_irq_enable();
1519         }
1520         exception_exit(prev_state);
1521 }
1522
1523 asmlinkage void do_mcheck(struct pt_regs *regs)
1524 {
1525         const int field = 2 * sizeof(unsigned long);
1526         int multi_match = regs->cp0_status & ST0_TS;
1527         enum ctx_state prev_state;
1528         mm_segment_t old_fs = get_fs();
1529
1530         prev_state = exception_enter();
1531         show_regs(regs);
1532
1533         if (multi_match) {
1534                 pr_err("Index   : %0x\n", read_c0_index());
1535                 pr_err("Pagemask: %0x\n", read_c0_pagemask());
1536                 pr_err("EntryHi : %0*lx\n", field, read_c0_entryhi());
1537                 pr_err("EntryLo0: %0*lx\n", field, read_c0_entrylo0());
1538                 pr_err("EntryLo1: %0*lx\n", field, read_c0_entrylo1());
1539                 pr_err("Wired   : %0x\n", read_c0_wired());
1540                 pr_err("Pagegrain: %0x\n", read_c0_pagegrain());
1541                 if (cpu_has_htw) {
1542                         pr_err("PWField : %0*lx\n", field, read_c0_pwfield());
1543                         pr_err("PWSize  : %0*lx\n", field, read_c0_pwsize());
1544                         pr_err("PWCtl   : %0x\n", read_c0_pwctl());
1545                 }
1546                 pr_err("\n");
1547                 dump_tlb_all();
1548         }
1549
1550         if (!user_mode(regs))
1551                 set_fs(KERNEL_DS);
1552
1553         show_code((unsigned int __user *) regs->cp0_epc);
1554
1555         set_fs(old_fs);
1556
1557         /*
1558          * Some chips may have other causes of machine check (e.g. SB1
1559          * graduation timer)
1560          */
1561         panic("Caught Machine Check exception - %scaused by multiple "
1562               "matching entries in the TLB.",
1563               (multi_match) ? "" : "not ");
1564 }
1565
1566 asmlinkage void do_mt(struct pt_regs *regs)
1567 {
1568         int subcode;
1569
1570         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
1571                         >> VPECONTROL_EXCPT_SHIFT;
1572         switch (subcode) {
1573         case 0:
1574                 printk(KERN_DEBUG "Thread Underflow\n");
1575                 break;
1576         case 1:
1577                 printk(KERN_DEBUG "Thread Overflow\n");
1578                 break;
1579         case 2:
1580                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
1581                 break;
1582         case 3:
1583                 printk(KERN_DEBUG "Gating Storage Exception\n");
1584                 break;
1585         case 4:
1586                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
1587                 break;
1588         case 5:
1589                 printk(KERN_DEBUG "Gating Storage Scheduler Exception\n");
1590                 break;
1591         default:
1592                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
1593                         subcode);
1594                 break;
1595         }
1596         die_if_kernel("MIPS MT Thread exception in kernel", regs);
1597
1598         force_sig(SIGILL, current);
1599 }
1600
1601
1602 asmlinkage void do_dsp(struct pt_regs *regs)
1603 {
1604         if (cpu_has_dsp)
1605                 panic("Unexpected DSP exception");
1606
1607         force_sig(SIGILL, current);
1608 }
1609
1610 asmlinkage void do_reserved(struct pt_regs *regs)
1611 {
1612         /*
1613          * Game over - no way to handle this if it ever occurs.  Most probably
1614          * caused by a new unknown cpu type or after another deadly
1615          * hard/software error.
1616          */
1617         show_regs(regs);
1618         panic("Caught reserved exception %ld - should not happen.",
1619               (regs->cp0_cause & 0x7f) >> 2);
1620 }
1621
1622 static int __initdata l1parity = 1;
1623 static int __init nol1parity(char *s)
1624 {
1625         l1parity = 0;
1626         return 1;
1627 }
1628 __setup("nol1par", nol1parity);
1629 static int __initdata l2parity = 1;
1630 static int __init nol2parity(char *s)
1631 {
1632         l2parity = 0;
1633         return 1;
1634 }
1635 __setup("nol2par", nol2parity);
1636
1637 /*
1638  * Some MIPS CPUs can enable/disable for cache parity detection, but do
1639  * it different ways.
1640  */
1641 static inline void parity_protection_init(void)
1642 {
1643         switch (current_cpu_type()) {
1644         case CPU_24K:
1645         case CPU_34K:
1646         case CPU_74K:
1647         case CPU_1004K:
1648         case CPU_1074K:
1649         case CPU_INTERAPTIV:
1650         case CPU_PROAPTIV:
1651         case CPU_P5600:
1652         case CPU_QEMU_GENERIC:
1653                 {
1654 #define ERRCTL_PE       0x80000000
1655 #define ERRCTL_L2P      0x00800000
1656                         unsigned long errctl;
1657                         unsigned int l1parity_present, l2parity_present;
1658
1659                         errctl = read_c0_ecc();
1660                         errctl &= ~(ERRCTL_PE|ERRCTL_L2P);
1661
1662                         /* probe L1 parity support */
1663                         write_c0_ecc(errctl | ERRCTL_PE);
1664                         back_to_back_c0_hazard();
1665                         l1parity_present = (read_c0_ecc() & ERRCTL_PE);
1666
1667                         /* probe L2 parity support */
1668                         write_c0_ecc(errctl|ERRCTL_L2P);
1669                         back_to_back_c0_hazard();
1670                         l2parity_present = (read_c0_ecc() & ERRCTL_L2P);
1671
1672                         if (l1parity_present && l2parity_present) {
1673                                 if (l1parity)
1674                                         errctl |= ERRCTL_PE;
1675                                 if (l1parity ^ l2parity)
1676                                         errctl |= ERRCTL_L2P;
1677                         } else if (l1parity_present) {
1678                                 if (l1parity)
1679                                         errctl |= ERRCTL_PE;
1680                         } else if (l2parity_present) {
1681                                 if (l2parity)
1682                                         errctl |= ERRCTL_L2P;
1683                         } else {
1684                                 /* No parity available */
1685                         }
1686
1687                         printk(KERN_INFO "Writing ErrCtl register=%08lx\n", errctl);
1688
1689                         write_c0_ecc(errctl);
1690                         back_to_back_c0_hazard();
1691                         errctl = read_c0_ecc();
1692                         printk(KERN_INFO "Readback ErrCtl register=%08lx\n", errctl);
1693
1694                         if (l1parity_present)
1695                                 printk(KERN_INFO "Cache parity protection %sabled\n",
1696                                        (errctl & ERRCTL_PE) ? "en" : "dis");
1697
1698                         if (l2parity_present) {
1699                                 if (l1parity_present && l1parity)
1700                                         errctl ^= ERRCTL_L2P;
1701                                 printk(KERN_INFO "L2 cache parity protection %sabled\n",
1702                                        (errctl & ERRCTL_L2P) ? "en" : "dis");
1703                         }
1704                 }
1705                 break;
1706
1707         case CPU_5KC:
1708         case CPU_5KE:
1709         case CPU_LOONGSON1:
1710                 write_c0_ecc(0x80000000);
1711                 back_to_back_c0_hazard();
1712                 /* Set the PE bit (bit 31) in the c0_errctl register. */
1713                 printk(KERN_INFO "Cache parity protection %sabled\n",
1714                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
1715                 break;
1716         case CPU_20KC:
1717         case CPU_25KF:
1718                 /* Clear the DE bit (bit 16) in the c0_status register. */
1719                 printk(KERN_INFO "Enable cache parity protection for "
1720                        "MIPS 20KC/25KF CPUs.\n");
1721                 clear_c0_status(ST0_DE);
1722                 break;
1723         default:
1724                 break;
1725         }
1726 }
1727
1728 asmlinkage void cache_parity_error(void)
1729 {
1730         const int field = 2 * sizeof(unsigned long);
1731         unsigned int reg_val;
1732
1733         /* For the moment, report the problem and hang. */
1734         printk("Cache error exception:\n");
1735         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1736         reg_val = read_c0_cacheerr();
1737         printk("c0_cacheerr == %08x\n", reg_val);
1738
1739         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1740                reg_val & (1<<30) ? "secondary" : "primary",
1741                reg_val & (1<<31) ? "data" : "insn");
1742         if ((cpu_has_mips_r2_r6) &&
1743             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1744                 pr_err("Error bits: %s%s%s%s%s%s%s%s\n",
1745                         reg_val & (1<<29) ? "ED " : "",
1746                         reg_val & (1<<28) ? "ET " : "",
1747                         reg_val & (1<<27) ? "ES " : "",
1748                         reg_val & (1<<26) ? "EE " : "",
1749                         reg_val & (1<<25) ? "EB " : "",
1750                         reg_val & (1<<24) ? "EI " : "",
1751                         reg_val & (1<<23) ? "E1 " : "",
1752                         reg_val & (1<<22) ? "E0 " : "");
1753         } else {
1754                 pr_err("Error bits: %s%s%s%s%s%s%s\n",
1755                         reg_val & (1<<29) ? "ED " : "",
1756                         reg_val & (1<<28) ? "ET " : "",
1757                         reg_val & (1<<26) ? "EE " : "",
1758                         reg_val & (1<<25) ? "EB " : "",
1759                         reg_val & (1<<24) ? "EI " : "",
1760                         reg_val & (1<<23) ? "E1 " : "",
1761                         reg_val & (1<<22) ? "E0 " : "");
1762         }
1763         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1764
1765 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1766         if (reg_val & (1<<22))
1767                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1768
1769         if (reg_val & (1<<23))
1770                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1771 #endif
1772
1773         panic("Can't handle the cache error!");
1774 }
1775
1776 asmlinkage void do_ftlb(void)
1777 {
1778         const int field = 2 * sizeof(unsigned long);
1779         unsigned int reg_val;
1780
1781         /* For the moment, report the problem and hang. */
1782         if ((cpu_has_mips_r2_r6) &&
1783             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1784                 pr_err("FTLB error exception, cp0_ecc=0x%08x:\n",
1785                        read_c0_ecc());
1786                 pr_err("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1787                 reg_val = read_c0_cacheerr();
1788                 pr_err("c0_cacheerr == %08x\n", reg_val);
1789
1790                 if ((reg_val & 0xc0000000) == 0xc0000000) {
1791                         pr_err("Decoded c0_cacheerr: FTLB parity error\n");
1792                 } else {
1793                         pr_err("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1794                                reg_val & (1<<30) ? "secondary" : "primary",
1795                                reg_val & (1<<31) ? "data" : "insn");
1796                 }
1797         } else {
1798                 pr_err("FTLB error exception\n");
1799         }
1800         /* Just print the cacheerr bits for now */
1801         cache_parity_error();
1802 }
1803
1804 /*
1805  * SDBBP EJTAG debug exception handler.
1806  * We skip the instruction and return to the next instruction.
1807  */
1808 void ejtag_exception_handler(struct pt_regs *regs)
1809 {
1810         const int field = 2 * sizeof(unsigned long);
1811         unsigned long depc, old_epc, old_ra;
1812         unsigned int debug;
1813
1814         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1815         depc = read_c0_depc();
1816         debug = read_c0_debug();
1817         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1818         if (debug & 0x80000000) {
1819                 /*
1820                  * In branch delay slot.
1821                  * We cheat a little bit here and use EPC to calculate the
1822                  * debug return address (DEPC). EPC is restored after the
1823                  * calculation.
1824                  */
1825                 old_epc = regs->cp0_epc;
1826                 old_ra = regs->regs[31];
1827                 regs->cp0_epc = depc;
1828                 compute_return_epc(regs);
1829                 depc = regs->cp0_epc;
1830                 regs->cp0_epc = old_epc;
1831                 regs->regs[31] = old_ra;
1832         } else
1833                 depc += 4;
1834         write_c0_depc(depc);
1835
1836 #if 0
1837         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1838         write_c0_debug(debug | 0x100);
1839 #endif
1840 }
1841
1842 /*
1843  * NMI exception handler.
1844  * No lock; only written during early bootup by CPU 0.
1845  */
1846 static RAW_NOTIFIER_HEAD(nmi_chain);
1847
1848 int register_nmi_notifier(struct notifier_block *nb)
1849 {
1850         return raw_notifier_chain_register(&nmi_chain, nb);
1851 }
1852
1853 void __noreturn nmi_exception_handler(struct pt_regs *regs)
1854 {
1855         char str[100];
1856
1857         raw_notifier_call_chain(&nmi_chain, 0, regs);
1858         bust_spinlocks(1);
1859         snprintf(str, 100, "CPU%d NMI taken, CP0_EPC=%lx\n",
1860                  smp_processor_id(), regs->cp0_epc);
1861         regs->cp0_epc = read_c0_errorepc();
1862         die(str, regs);
1863 }
1864
1865 #define VECTORSPACING 0x100     /* for EI/VI mode */
1866
1867 unsigned long ebase;
1868 unsigned long exception_handlers[32];
1869 unsigned long vi_handlers[64];
1870
1871 void __init *set_except_vector(int n, void *addr)
1872 {
1873         unsigned long handler = (unsigned long) addr;
1874         unsigned long old_handler;
1875
1876 #ifdef CONFIG_CPU_MICROMIPS
1877         /*
1878          * Only the TLB handlers are cache aligned with an even
1879          * address. All other handlers are on an odd address and
1880          * require no modification. Otherwise, MIPS32 mode will
1881          * be entered when handling any TLB exceptions. That
1882          * would be bad...since we must stay in microMIPS mode.
1883          */
1884         if (!(handler & 0x1))
1885                 handler |= 1;
1886 #endif
1887         old_handler = xchg(&exception_handlers[n], handler);
1888
1889         if (n == 0 && cpu_has_divec) {
1890 #ifdef CONFIG_CPU_MICROMIPS
1891                 unsigned long jump_mask = ~((1 << 27) - 1);
1892 #else
1893                 unsigned long jump_mask = ~((1 << 28) - 1);
1894 #endif
1895                 u32 *buf = (u32 *)(ebase + 0x200);
1896                 unsigned int k0 = 26;
1897                 if ((handler & jump_mask) == ((ebase + 0x200) & jump_mask)) {
1898                         uasm_i_j(&buf, handler & ~jump_mask);
1899                         uasm_i_nop(&buf);
1900                 } else {
1901                         UASM_i_LA(&buf, k0, handler);
1902                         uasm_i_jr(&buf, k0);
1903                         uasm_i_nop(&buf);
1904                 }
1905                 local_flush_icache_range(ebase + 0x200, (unsigned long)buf);
1906         }
1907         return (void *)old_handler;
1908 }
1909
1910 static void do_default_vi(void)
1911 {
1912         show_regs(get_irq_regs());
1913         panic("Caught unexpected vectored interrupt.");
1914 }
1915
1916 static void *set_vi_srs_handler(int n, vi_handler_t addr, int srs)
1917 {
1918         unsigned long handler;
1919         unsigned long old_handler = vi_handlers[n];
1920         int srssets = current_cpu_data.srsets;
1921         u16 *h;
1922         unsigned char *b;
1923
1924         BUG_ON(!cpu_has_veic && !cpu_has_vint);
1925
1926         if (addr == NULL) {
1927                 handler = (unsigned long) do_default_vi;
1928                 srs = 0;
1929         } else
1930                 handler = (unsigned long) addr;
1931         vi_handlers[n] = handler;
1932
1933         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1934
1935         if (srs >= srssets)
1936                 panic("Shadow register set %d not supported", srs);
1937
1938         if (cpu_has_veic) {
1939                 if (board_bind_eic_interrupt)
1940                         board_bind_eic_interrupt(n, srs);
1941         } else if (cpu_has_vint) {
1942                 /* SRSMap is only defined if shadow sets are implemented */
1943                 if (srssets > 1)
1944                         change_c0_srsmap(0xf << n*4, srs << n*4);
1945         }
1946
1947         if (srs == 0) {
1948                 /*
1949                  * If no shadow set is selected then use the default handler
1950                  * that does normal register saving and standard interrupt exit
1951                  */
1952                 extern char except_vec_vi, except_vec_vi_lui;
1953                 extern char except_vec_vi_ori, except_vec_vi_end;
1954                 extern char rollback_except_vec_vi;
1955                 char *vec_start = using_rollback_handler() ?
1956                         &rollback_except_vec_vi : &except_vec_vi;
1957 #if defined(CONFIG_CPU_MICROMIPS) || defined(CONFIG_CPU_BIG_ENDIAN)
1958                 const int lui_offset = &except_vec_vi_lui - vec_start + 2;
1959                 const int ori_offset = &except_vec_vi_ori - vec_start + 2;
1960 #else
1961                 const int lui_offset = &except_vec_vi_lui - vec_start;
1962                 const int ori_offset = &except_vec_vi_ori - vec_start;
1963 #endif
1964                 const int handler_len = &except_vec_vi_end - vec_start;
1965
1966                 if (handler_len > VECTORSPACING) {
1967                         /*
1968                          * Sigh... panicing won't help as the console
1969                          * is probably not configured :(
1970                          */
1971                         panic("VECTORSPACING too small");
1972                 }
1973
1974                 set_handler(((unsigned long)b - ebase), vec_start,
1975 #ifdef CONFIG_CPU_MICROMIPS
1976                                 (handler_len - 1));
1977 #else
1978                                 handler_len);
1979 #endif
1980                 h = (u16 *)(b + lui_offset);
1981                 *h = (handler >> 16) & 0xffff;
1982                 h = (u16 *)(b + ori_offset);
1983                 *h = (handler & 0xffff);
1984                 local_flush_icache_range((unsigned long)b,
1985                                          (unsigned long)(b+handler_len));
1986         }
1987         else {
1988                 /*
1989                  * In other cases jump directly to the interrupt handler. It
1990                  * is the handler's responsibility to save registers if required
1991                  * (eg hi/lo) and return from the exception using "eret".
1992                  */
1993                 u32 insn;
1994
1995                 h = (u16 *)b;
1996                 /* j handler */
1997 #ifdef CONFIG_CPU_MICROMIPS
1998                 insn = 0xd4000000 | (((u32)handler & 0x07ffffff) >> 1);
1999 #else
2000                 insn = 0x08000000 | (((u32)handler & 0x0fffffff) >> 2);
2001 #endif
2002                 h[0] = (insn >> 16) & 0xffff;
2003                 h[1] = insn & 0xffff;
2004                 h[2] = 0;
2005                 h[3] = 0;
2006                 local_flush_icache_range((unsigned long)b,
2007                                          (unsigned long)(b+8));
2008         }
2009
2010         return (void *)old_handler;
2011 }
2012
2013 void *set_vi_handler(int n, vi_handler_t addr)
2014 {
2015         return set_vi_srs_handler(n, addr, 0);
2016 }
2017
2018 extern void tlb_init(void);
2019
2020 /*
2021  * Timer interrupt
2022  */
2023 int cp0_compare_irq;
2024 EXPORT_SYMBOL_GPL(cp0_compare_irq);
2025 int cp0_compare_irq_shift;
2026
2027 /*
2028  * Performance counter IRQ or -1 if shared with timer
2029  */
2030 int cp0_perfcount_irq;
2031 EXPORT_SYMBOL_GPL(cp0_perfcount_irq);
2032
2033 /*
2034  * Fast debug channel IRQ or -1 if not present
2035  */
2036 int cp0_fdc_irq;
2037 EXPORT_SYMBOL_GPL(cp0_fdc_irq);
2038
2039 static int noulri;
2040
2041 static int __init ulri_disable(char *s)
2042 {
2043         pr_info("Disabling ulri\n");
2044         noulri = 1;
2045
2046         return 1;
2047 }
2048 __setup("noulri", ulri_disable);
2049
2050 /* configure STATUS register */
2051 static void configure_status(void)
2052 {
2053         /*
2054          * Disable coprocessors and select 32-bit or 64-bit addressing
2055          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
2056          * flag that some firmware may have left set and the TS bit (for
2057          * IP27).  Set XX for ISA IV code to work.
2058          */
2059         unsigned int status_set = ST0_CU0;
2060 #ifdef CONFIG_64BIT
2061         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
2062 #endif
2063         if (current_cpu_data.isa_level & MIPS_CPU_ISA_IV)
2064                 status_set |= ST0_XX;
2065         if (cpu_has_dsp)
2066                 status_set |= ST0_MX;
2067
2068         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
2069                          status_set);
2070 }
2071
2072 /* configure HWRENA register */
2073 static void configure_hwrena(void)
2074 {
2075         unsigned int hwrena = cpu_hwrena_impl_bits;
2076
2077         if (cpu_has_mips_r2_r6)
2078                 hwrena |= 0x0000000f;
2079
2080         if (!noulri && cpu_has_userlocal)
2081                 hwrena |= (1 << 29);
2082
2083         if (hwrena)
2084                 write_c0_hwrena(hwrena);
2085 }
2086
2087 static void configure_exception_vector(void)
2088 {
2089         if (cpu_has_veic || cpu_has_vint) {
2090                 unsigned long sr = set_c0_status(ST0_BEV);
2091                 write_c0_ebase(ebase);
2092                 write_c0_status(sr);
2093                 /* Setting vector spacing enables EI/VI mode  */
2094                 change_c0_intctl(0x3e0, VECTORSPACING);
2095         }
2096         if (cpu_has_divec) {
2097                 if (cpu_has_mipsmt) {
2098                         unsigned int vpflags = dvpe();
2099                         set_c0_cause(CAUSEF_IV);
2100                         evpe(vpflags);
2101                 } else
2102                         set_c0_cause(CAUSEF_IV);
2103         }
2104 }
2105
2106 void per_cpu_trap_init(bool is_boot_cpu)
2107 {
2108         unsigned int cpu = smp_processor_id();
2109
2110         configure_status();
2111         configure_hwrena();
2112
2113         configure_exception_vector();
2114
2115         /*
2116          * Before R2 both interrupt numbers were fixed to 7, so on R2 only:
2117          *
2118          *  o read IntCtl.IPTI to determine the timer interrupt
2119          *  o read IntCtl.IPPCI to determine the performance counter interrupt
2120          *  o read IntCtl.IPFDC to determine the fast debug channel interrupt
2121          */
2122         if (cpu_has_mips_r2_r6) {
2123                 cp0_compare_irq_shift = CAUSEB_TI - CAUSEB_IP;
2124                 cp0_compare_irq = (read_c0_intctl() >> INTCTLB_IPTI) & 7;
2125                 cp0_perfcount_irq = (read_c0_intctl() >> INTCTLB_IPPCI) & 7;
2126                 cp0_fdc_irq = (read_c0_intctl() >> INTCTLB_IPFDC) & 7;
2127                 if (!cp0_fdc_irq)
2128                         cp0_fdc_irq = -1;
2129
2130         } else {
2131                 cp0_compare_irq = CP0_LEGACY_COMPARE_IRQ;
2132                 cp0_compare_irq_shift = CP0_LEGACY_PERFCNT_IRQ;
2133                 cp0_perfcount_irq = -1;
2134                 cp0_fdc_irq = -1;
2135         }
2136
2137         if (!cpu_data[cpu].asid_cache)
2138                 cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
2139
2140         atomic_inc(&init_mm.mm_count);
2141         current->active_mm = &init_mm;
2142         BUG_ON(current->mm);
2143         enter_lazy_tlb(&init_mm, current);
2144
2145                 /* Boot CPU's cache setup in setup_arch(). */
2146                 if (!is_boot_cpu)
2147                         cpu_cache_init();
2148                 tlb_init();
2149         TLBMISS_HANDLER_SETUP();
2150 }
2151
2152 /* Install CPU exception handler */
2153 void set_handler(unsigned long offset, void *addr, unsigned long size)
2154 {
2155 #ifdef CONFIG_CPU_MICROMIPS
2156         memcpy((void *)(ebase + offset), ((unsigned char *)addr - 1), size);
2157 #else
2158         memcpy((void *)(ebase + offset), addr, size);
2159 #endif
2160         local_flush_icache_range(ebase + offset, ebase + offset + size);
2161 }
2162
2163 static char panic_null_cerr[] =
2164         "Trying to set NULL cache error exception handler";
2165
2166 /*
2167  * Install uncached CPU exception handler.
2168  * This is suitable only for the cache error exception which is the only
2169  * exception handler that is being run uncached.
2170  */
2171 void set_uncached_handler(unsigned long offset, void *addr,
2172         unsigned long size)
2173 {
2174         unsigned long uncached_ebase = CKSEG1ADDR(ebase);
2175
2176         if (!addr)
2177                 panic(panic_null_cerr);
2178
2179         memcpy((void *)(uncached_ebase + offset), addr, size);
2180 }
2181
2182 static int __initdata rdhwr_noopt;
2183 static int __init set_rdhwr_noopt(char *str)
2184 {
2185         rdhwr_noopt = 1;
2186         return 1;
2187 }
2188
2189 __setup("rdhwr_noopt", set_rdhwr_noopt);
2190
2191 void __init trap_init(void)
2192 {
2193         extern char except_vec3_generic;
2194         extern char except_vec4;
2195         extern char except_vec3_r4000;
2196         unsigned long i;
2197
2198         check_wait();
2199
2200 #if defined(CONFIG_KGDB)
2201         if (kgdb_early_setup)
2202                 return; /* Already done */
2203 #endif
2204
2205         if (cpu_has_veic || cpu_has_vint) {
2206                 unsigned long size = 0x200 + VECTORSPACING*64;
2207                 ebase = (unsigned long)
2208                         __alloc_bootmem(size, 1 << fls(size), 0);
2209         } else {
2210 #ifdef CONFIG_KVM_GUEST
2211 #define KVM_GUEST_KSEG0     0x40000000
2212         ebase = KVM_GUEST_KSEG0;
2213 #else
2214         ebase = CKSEG0;
2215 #endif
2216                 if (cpu_has_mips_r2_r6)
2217                         ebase += (read_c0_ebase() & 0x3ffff000);
2218         }
2219
2220         if (cpu_has_mmips) {
2221                 unsigned int config3 = read_c0_config3();
2222
2223                 if (IS_ENABLED(CONFIG_CPU_MICROMIPS))
2224                         write_c0_config3(config3 | MIPS_CONF3_ISA_OE);
2225                 else
2226                         write_c0_config3(config3 & ~MIPS_CONF3_ISA_OE);
2227         }
2228
2229         if (board_ebase_setup)
2230                 board_ebase_setup();
2231         per_cpu_trap_init(true);
2232
2233         /*
2234          * Copy the generic exception handlers to their final destination.
2235          * This will be overriden later as suitable for a particular
2236          * configuration.
2237          */
2238         set_handler(0x180, &except_vec3_generic, 0x80);
2239
2240         /*
2241          * Setup default vectors
2242          */
2243         for (i = 0; i <= 31; i++)
2244                 set_except_vector(i, handle_reserved);
2245
2246         /*
2247          * Copy the EJTAG debug exception vector handler code to it's final
2248          * destination.
2249          */
2250         if (cpu_has_ejtag && board_ejtag_handler_setup)
2251                 board_ejtag_handler_setup();
2252
2253         /*
2254          * Only some CPUs have the watch exceptions.
2255          */
2256         if (cpu_has_watch)
2257                 set_except_vector(23, handle_watch);
2258
2259         /*
2260          * Initialise interrupt handlers
2261          */
2262         if (cpu_has_veic || cpu_has_vint) {
2263                 int nvec = cpu_has_veic ? 64 : 8;
2264                 for (i = 0; i < nvec; i++)
2265                         set_vi_handler(i, NULL);
2266         }
2267         else if (cpu_has_divec)
2268                 set_handler(0x200, &except_vec4, 0x8);
2269
2270         /*
2271          * Some CPUs can enable/disable for cache parity detection, but does
2272          * it different ways.
2273          */
2274         parity_protection_init();
2275
2276         /*
2277          * The Data Bus Errors / Instruction Bus Errors are signaled
2278          * by external hardware.  Therefore these two exceptions
2279          * may have board specific handlers.
2280          */
2281         if (board_be_init)
2282                 board_be_init();
2283
2284         set_except_vector(0, using_rollback_handler() ? rollback_handle_int
2285                                                       : handle_int);
2286         set_except_vector(1, handle_tlbm);
2287         set_except_vector(2, handle_tlbl);
2288         set_except_vector(3, handle_tlbs);
2289
2290         set_except_vector(4, handle_adel);
2291         set_except_vector(5, handle_ades);
2292
2293         set_except_vector(6, handle_ibe);
2294         set_except_vector(7, handle_dbe);
2295
2296         set_except_vector(8, handle_sys);
2297         set_except_vector(9, handle_bp);
2298         set_except_vector(10, rdhwr_noopt ? handle_ri :
2299                           (cpu_has_vtag_icache ?
2300                            handle_ri_rdhwr_vivt : handle_ri_rdhwr));
2301         set_except_vector(11, handle_cpu);
2302         set_except_vector(12, handle_ov);
2303         set_except_vector(13, handle_tr);
2304         set_except_vector(14, handle_msa_fpe);
2305
2306         if (current_cpu_type() == CPU_R6000 ||
2307             current_cpu_type() == CPU_R6000A) {
2308                 /*
2309                  * The R6000 is the only R-series CPU that features a machine
2310                  * check exception (similar to the R4000 cache error) and
2311                  * unaligned ldc1/sdc1 exception.  The handlers have not been
2312                  * written yet.  Well, anyway there is no R6000 machine on the
2313                  * current list of targets for Linux/MIPS.
2314                  * (Duh, crap, there is someone with a triple R6k machine)
2315                  */
2316                 //set_except_vector(14, handle_mc);
2317                 //set_except_vector(15, handle_ndc);
2318         }
2319
2320
2321         if (board_nmi_handler_setup)
2322                 board_nmi_handler_setup();
2323
2324         if (cpu_has_fpu && !cpu_has_nofpuex)
2325                 set_except_vector(15, handle_fpe);
2326
2327         set_except_vector(16, handle_ftlb);
2328
2329         if (cpu_has_rixiex) {
2330                 set_except_vector(19, tlb_do_page_fault_0);
2331                 set_except_vector(20, tlb_do_page_fault_0);
2332         }
2333
2334         set_except_vector(21, handle_msa);
2335         set_except_vector(22, handle_mdmx);
2336
2337         if (cpu_has_mcheck)
2338                 set_except_vector(24, handle_mcheck);
2339
2340         if (cpu_has_mipsmt)
2341                 set_except_vector(25, handle_mt);
2342
2343         set_except_vector(26, handle_dsp);
2344
2345         if (board_cache_error_setup)
2346                 board_cache_error_setup();
2347
2348         if (cpu_has_vce)
2349                 /* Special exception: R4[04]00 uses also the divec space. */
2350                 set_handler(0x180, &except_vec3_r4000, 0x100);
2351         else if (cpu_has_4kex)
2352                 set_handler(0x180, &except_vec3_generic, 0x80);
2353         else
2354                 set_handler(0x080, &except_vec3_generic, 0x80);
2355
2356         local_flush_icache_range(ebase, ebase + 0x400);
2357
2358         sort_extable(__start___dbe_table, __stop___dbe_table);
2359
2360         cu2_notifier(default_cu2_call, 0x80000000);     /* Run last  */
2361 }
2362
2363 static int trap_pm_notifier(struct notifier_block *self, unsigned long cmd,
2364                             void *v)
2365 {
2366         switch (cmd) {
2367         case CPU_PM_ENTER_FAILED:
2368         case CPU_PM_EXIT:
2369                 configure_status();
2370                 configure_hwrena();
2371                 configure_exception_vector();
2372
2373                 /* Restore register with CPU number for TLB handlers */
2374                 TLBMISS_HANDLER_RESTORE();
2375
2376                 break;
2377         }
2378
2379         return NOTIFY_OK;
2380 }
2381
2382 static struct notifier_block trap_pm_notifier_block = {
2383         .notifier_call = trap_pm_notifier,
2384 };
2385
2386 static int __init trap_pm_init(void)
2387 {
2388         return cpu_pm_register_notifier(&trap_pm_notifier_block);
2389 }
2390 arch_initcall(trap_pm_init);