kernel/arch/arm/kernel/entry-armv.S

   1 /*
   2  *  linux/arch/arm/kernel/entry-armv.S
   3  *
   4  *  Copyright (C) 1996,1997,1998 Russell King.
   5  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   6  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  *  Low-level vector interface routines
  13  *
  14  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  15  *  that causes it to save wrong values...  Be aware!
  16  */
  17
  18 #include <asm/assembler.h>
  19 #include <asm/memory.h>
  20 #include <asm/glue-df.h>
  21 #include <asm/glue-pf.h>
  22 #include <asm/vfpmacros.h>
  23 #ifndef CONFIG_MULTI_IRQ_HANDLER
  24 #include <mach/entry-macro.S>
  25 #endif
  26 #include <asm/thread_notify.h>
  27 #include <asm/unwind.h>
  28 #include <asm/unistd.h>
  29 #include <asm/tls.h>
  30 #include <asm/system_info.h>
  31
  32 #include "entry-header.S"
  33 #include <asm/entry-macro-multi.S>
  34 #include <asm/probes.h>
  35
  36 /*
  37  * Interrupt handling.
  38  */
  39         .macro  irq_handler
  40 #ifdef CONFIG_MULTI_IRQ_HANDLER
  41         ldr     r1, =handle_arch_irq
  42         mov     r0, sp
  43         adr     lr, BSYM(9997f)
  44         ldr     pc, [r1]
  45 #else
  46         arch_irq_handler_default
  47 #endif
  48 9997:
  49         .endm
  50
  51         .macro  pabt_helper
  52         @ PABORT handler takes pt_regs in r2, fault address in r4 and psr in r5
  53 #ifdef MULTI_PABORT
  54         ldr     ip, .LCprocfns
  55         mov     lr, pc
  56         ldr     pc, [ip, #PROCESSOR_PABT_FUNC]
  57 #else
  58         bl      CPU_PABORT_HANDLER
  59 #endif
  60         .endm
  61
  62         .macro  dabt_helper
  63
  64         @
  65         @ Call the processor-specific abort handler:
  66         @
  67         @  r2 - pt_regs
  68         @  r4 - aborted context pc
  69         @  r5 - aborted context psr
  70         @
  71         @ The abort handler must return the aborted address in r0, and
  72         @ the fault status register in r1.  r9 must be preserved.
  73         @
  74 #ifdef MULTI_DABORT
  75         ldr     ip, .LCprocfns
  76         mov     lr, pc
  77         ldr     pc, [ip, #PROCESSOR_DABT_FUNC]
  78 #else
  79         bl      CPU_DABORT_HANDLER
  80 #endif
  81         .endm
  82
  83 #ifdef CONFIG_KPROBES
  84         .section        .kprobes.text,"ax",%progbits
  85 #else
  86         .text
  87 #endif
  88
  89 /*
  90  * Invalid mode handlers
  91  */
  92         .macro  inv_entry, reason
  93         sub     sp, sp, #S_FRAME_SIZE
  94  ARM(   stmib   sp, {r1 - lr}           )
  95  THUMB( stmia   sp, {r0 - r12}          )
  96  THUMB( str     sp, [sp, #S_SP]         )
  97  THUMB( str     lr, [sp, #S_LR]         )
  98         mov     r1, #\reason
  99         .endm
 100
 101 __pabt_invalid:
 102         inv_entry BAD_PREFETCH
 103         b       common_invalid
 104 ENDPROC(__pabt_invalid)
 105
 106 __dabt_invalid:
 107         inv_entry BAD_DATA
 108         b       common_invalid
 109 ENDPROC(__dabt_invalid)
 110
 111 __irq_invalid:
 112         inv_entry BAD_IRQ
 113         b       common_invalid
 114 ENDPROC(__irq_invalid)
 115
 116 __und_invalid:
 117         inv_entry BAD_UNDEFINSTR
 118
 119         @
 120         @ XXX fall through to common_invalid
 121         @
 122
 123 @
 124 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 125 @
 126 common_invalid:
 127         zero_fp
 128
 129         ldmia   r0, {r4 - r6}
 130         add     r0, sp, #S_PC           @ here for interlock avoidance
 131         mov     r7, #-1                 @  ""   ""    ""        ""
 132         str     r4, [sp]                @ save preserved r0
 133         stmia   r0, {r5 - r7}           @ lr_<exception>,
 134                                         @ cpsr_<exception>, "old_r0"
 135
 136         mov     r0, sp
 137         b       bad_mode
 138 ENDPROC(__und_invalid)
 139
 140 /*
 141  * SVC mode handlers
 142  */
 143
 144 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 145 #define SPFIX(code...) code
 146 #else
 147 #define SPFIX(code...)
 148 #endif
 149
 150         .macro  svc_entry, stack_hole=0, trace=1
 151  UNWIND(.fnstart                )
 152  UNWIND(.save {r0 - pc}         )
 153         sub     sp, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 154 #ifdef CONFIG_THUMB2_KERNEL
 155  SPFIX( str     r0, [sp]        )       @ temporarily saved
 156  SPFIX( mov     r0, sp          )
 157  SPFIX( tst     r0, #4          )       @ test original stack alignment
 158  SPFIX( ldr     r0, [sp]        )       @ restored
 159 #else
 160  SPFIX( tst     sp, #4          )
 161 #endif
 162  SPFIX( subeq   sp, sp, #4      )
 163         stmia   sp, {r1 - r12}
 164
 165         ldmia   r0, {r3 - r5}
 166         add     r7, sp, #S_SP - 4       @ here for interlock avoidance
 167         mov     r6, #-1                 @  ""  ""      ""       ""
 168         add     r2, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 169  SPFIX( addeq   r2, r2, #4      )
 170         str     r3, [sp, #-4]!          @ save the "real" r0 copied
 171                                         @ from the exception stack
 172
 173         mov     r3, lr
 174
 175         @
 176         @ We are now ready to fill in the remaining blanks on the stack:
 177         @
 178         @  r2 - sp_svc
 179         @  r3 - lr_svc
 180         @  r4 - lr_<exception>, already fixed up for correct return/restart
 181         @  r5 - spsr_<exception>
 182         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 183         @
 184         stmia   r7, {r2 - r6}
 185
 186         .if \trace
 187 #ifdef CONFIG_TRACE_IRQFLAGS
 188         bl      trace_hardirqs_off
 189 #endif
 190         .endif
 191         .endm
 192
 193         .align  5
 194 __dabt_svc:
 195         svc_entry
 196         mov     r2, sp
 197         dabt_helper
 198  THUMB( ldr     r5, [sp, #S_PSR]        )       @ potentially updated CPSR
 199         svc_exit r5                             @ return from exception
 200  UNWIND(.fnend          )
 201 ENDPROC(__dabt_svc)
 202
 203         .align  5
 204 __irq_svc:
 205         svc_entry
 206         irq_handler
 207
 208 #ifdef CONFIG_PREEMPT
 209         get_thread_info tsk
 210         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 211         teq     r8, #0                          @ if preempt count != 0
 212         bne     1f                              @ return from exeption
 213         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 214         tst     r0, #_TIF_NEED_RESCHED          @ if NEED_RESCHED is set
 215         blne    svc_preempt                     @ preempt!
 216
 217         ldr     r8, [tsk, #TI_PREEMPT_LAZY]     @ get preempt lazy count
 218         teq     r8, #0                          @ if preempt lazy count != 0
 219         movne   r0, #0                          @ force flags to 0
 220         tst     r0, #_TIF_NEED_RESCHED_LAZY
 221         blne    svc_preempt
 222 1:
 223 #endif
 224
 225         svc_exit r5, irq = 1                    @ return from exception
 226  UNWIND(.fnend          )
 227 ENDPROC(__irq_svc)
 228
 229         .ltorg
 230
 231 #ifdef CONFIG_PREEMPT
 232 svc_preempt:
 233         mov     r8, lr
 234 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 235         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 236         tst     r0, #_TIF_NEED_RESCHED
 237         bne     1b
 238         tst     r0, #_TIF_NEED_RESCHED_LAZY
 239         reteq   r8                              @ go again
 240         b       1b
 241 #endif
 242
 243 __und_fault:
 244         @ Correct the PC such that it is pointing at the instruction
 245         @ which caused the fault.  If the faulting instruction was ARM
 246         @ the PC will be pointing at the next instruction, and have to
 247         @ subtract 4.  Otherwise, it is Thumb, and the PC will be
 248         @ pointing at the second half of the Thumb instruction.  We
 249         @ have to subtract 2.
 250         ldr     r2, [r0, #S_PC]
 251         sub     r2, r2, r1
 252         str     r2, [r0, #S_PC]
 253         b       do_undefinstr
 254 ENDPROC(__und_fault)
 255
 256         .align  5
 257 __und_svc:
 258 #ifdef CONFIG_KPROBES
 259         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 260         @ it obviously needs free stack space which then will belong to
 261         @ the saved context.
 262         svc_entry MAX_STACK_SIZE
 263 #else
 264         svc_entry
 265 #endif
 266         @
 267         @ call emulation code, which returns using r9 if it has emulated
 268         @ the instruction, or the more conventional lr if we are to treat
 269         @ this as a real undefined instruction
 270         @
 271         @  r0 - instruction
 272         @
 273 #ifndef CONFIG_THUMB2_KERNEL
 274         ldr     r0, [r4, #-4]
 275 #else
 276         mov     r1, #2
 277         ldrh    r0, [r4, #-2]                   @ Thumb instruction at LR - 2
 278         cmp     r0, #0xe800                     @ 32-bit instruction if xx >= 0
 279         blo     __und_svc_fault
 280         ldrh    r9, [r4]                        @ bottom 16 bits
 281         add     r4, r4, #2
 282         str     r4, [sp, #S_PC]
 283         orr     r0, r9, r0, lsl #16
 284 #endif
 285         adr     r9, BSYM(__und_svc_finish)
 286         mov     r2, r4
 287         bl      call_fpe
 288
 289         mov     r1, #4                          @ PC correction to apply
 290 __und_svc_fault:
 291         mov     r0, sp                          @ struct pt_regs *regs
 292         bl      __und_fault
 293
 294 __und_svc_finish:
 295         ldr     r5, [sp, #S_PSR]                @ Get SVC cpsr
 296         svc_exit r5                             @ return from exception
 297  UNWIND(.fnend          )
 298 ENDPROC(__und_svc)
 299
 300         .align  5
 301 __pabt_svc:
 302         svc_entry
 303         mov     r2, sp                          @ regs
 304         pabt_helper
 305         svc_exit r5                             @ return from exception
 306  UNWIND(.fnend          )
 307 ENDPROC(__pabt_svc)
 308
 309         .align  5
 310 __fiq_svc:
 311         svc_entry trace=0
 312         mov     r0, sp                          @ struct pt_regs *regs
 313         bl      handle_fiq_as_nmi
 314         svc_exit_via_fiq
 315  UNWIND(.fnend          )
 316 ENDPROC(__fiq_svc)
 317
 318         .align  5
 319 .LCcralign:
 320         .word   cr_alignment
 321 #ifdef MULTI_DABORT
 322 .LCprocfns:
 323         .word   processor
 324 #endif
 325 .LCfp:
 326         .word   fp_enter
 327
 328 /*
 329  * Abort mode handlers
 330  */
 331
 332 @
 333 @ Taking a FIQ in abort mode is similar to taking a FIQ in SVC mode
 334 @ and reuses the same macros. However in abort mode we must also
 335 @ save/restore lr_abt and spsr_abt to make nested aborts safe.
 336 @
 337         .align 5
 338 __fiq_abt:
 339         svc_entry trace=0
 340
 341  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 342  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 343  THUMB( msr     cpsr_c, r0 )
 344         mov     r1, lr          @ Save lr_abt
 345         mrs     r2, spsr        @ Save spsr_abt, abort is now safe
 346  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 347  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 348  THUMB( msr     cpsr_c, r0 )
 349         stmfd   sp!, {r1 - r2}
 350
 351         add     r0, sp, #8                      @ struct pt_regs *regs
 352         bl      handle_fiq_as_nmi
 353
 354         ldmfd   sp!, {r1 - r2}
 355  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 356  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 357  THUMB( msr     cpsr_c, r0 )
 358         mov     lr, r1          @ Restore lr_abt, abort is unsafe
 359         msr     spsr_cxsf, r2   @ Restore spsr_abt
 360  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 361  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 362  THUMB( msr     cpsr_c, r0 )
 363
 364         svc_exit_via_fiq
 365  UNWIND(.fnend          )
 366 ENDPROC(__fiq_abt)
 367
 368 /*
 369  * User mode handlers
 370  *
 371  * EABI note: sp_svc is always 64-bit aligned here, so should S_FRAME_SIZE
 372  */
 373
 374 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (S_FRAME_SIZE & 7)
 375 #error "sizeof(struct pt_regs) must be a multiple of 8"
 376 #endif
 377
 378         .macro  usr_entry, trace=1
 379  UNWIND(.fnstart        )
 380  UNWIND(.cantunwind     )       @ don't unwind the user space
 381         sub     sp, sp, #S_FRAME_SIZE
 382  ARM(   stmib   sp, {r1 - r12}  )
 383  THUMB( stmia   sp, {r0 - r12}  )
 384
 385  ATRAP( mrc     p15, 0, r7, c1, c0, 0)
 386  ATRAP( ldr     r8, .LCcralign)
 387
 388         ldmia   r0, {r3 - r5}
 389         add     r0, sp, #S_PC           @ here for interlock avoidance
 390         mov     r6, #-1                 @  ""  ""     ""        ""
 391
 392         str     r3, [sp]                @ save the "real" r0 copied
 393                                         @ from the exception stack
 394
 395  ATRAP( ldr     r8, [r8, #0])
 396
 397         @
 398         @ We are now ready to fill in the remaining blanks on the stack:
 399         @
 400         @  r4 - lr_<exception>, already fixed up for correct return/restart
 401         @  r5 - spsr_<exception>
 402         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 403         @
 404         @ Also, separately save sp_usr and lr_usr
 405         @
 406         stmia   r0, {r4 - r6}
 407  ARM(   stmdb   r0, {sp, lr}^                   )
 408  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 409
 410         @ Enable the alignment trap while in kernel mode
 411  ATRAP( teq     r8, r7)
 412  ATRAP( mcrne   p15, 0, r8, c1, c0, 0)
 413
 414         @
 415         @ Clear FP to mark the first stack frame
 416         @
 417         zero_fp
 418
 419         .if     \trace
 420 #ifdef CONFIG_IRQSOFF_TRACER
 421         bl      trace_hardirqs_off
 422 #endif
 423         ct_user_exit save = 0
 424         .endif
 425         .endm
 426
 427         .macro  kuser_cmpxchg_check
 428 #if !defined(CONFIG_CPU_32v6K) && defined(CONFIG_KUSER_HELPERS) && \
 429     !defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 430 #ifndef CONFIG_MMU
 431 #warning "NPTL on non MMU needs fixing"
 432 #else
 433         @ Make sure our user space atomic helper is restarted
 434         @ if it was interrupted in a critical region.  Here we
 435         @ perform a quick test inline since it should be false
 436         @ 99.9999% of the time.  The rest is done out of line.
 437         cmp     r4, #TASK_SIZE
 438         blhs    kuser_cmpxchg64_fixup
 439 #endif
 440 #endif
 441         .endm
 442
 443         .align  5
 444 __dabt_usr:
 445         usr_entry
 446         kuser_cmpxchg_check
 447         mov     r2, sp
 448         dabt_helper
 449         b       ret_from_exception
 450  UNWIND(.fnend          )
 451 ENDPROC(__dabt_usr)
 452
 453         .align  5
 454 __irq_usr:
 455         usr_entry
 456         kuser_cmpxchg_check
 457         irq_handler
 458         get_thread_info tsk
 459         mov     why, #0
 460         b       ret_to_user_from_irq
 461  UNWIND(.fnend          )
 462 ENDPROC(__irq_usr)
 463
 464         .ltorg
 465
 466         .align  5
 467 __und_usr:
 468         usr_entry
 469
 470         mov     r2, r4
 471         mov     r3, r5
 472
 473         @ r2 = regs->ARM_pc, which is either 2 or 4 bytes ahead of the
 474         @      faulting instruction depending on Thumb mode.
 475         @ r3 = regs->ARM_cpsr
 476         @
 477         @ The emulation code returns using r9 if it has emulated the
 478         @ instruction, or the more conventional lr if we are to treat
 479         @ this as a real undefined instruction
 480         @
 481         adr     r9, BSYM(ret_from_exception)
 482
 483         @ IRQs must be enabled before attempting to read the instruction from
 484         @ user space since that could cause a page/translation fault if the
 485         @ page table was modified by another CPU.
 486         enable_irq
 487
 488         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 489         bne     __und_usr_thumb
 490         sub     r4, r2, #4                      @ ARM instr at LR - 4
 491 1:      ldrt    r0, [r4]
 492  ARM_BE8(rev    r0, r0)                         @ little endian instruction
 493
 494         @ r0 = 32-bit ARM instruction which caused the exception
 495         @ r2 = PC value for the following instruction (:= regs->ARM_pc)
 496         @ r4 = PC value for the faulting instruction
 497         @ lr = 32-bit undefined instruction function
 498         adr     lr, BSYM(__und_usr_fault_32)
 499         b       call_fpe
 500
 501 __und_usr_thumb:
 502         @ Thumb instruction
 503         sub     r4, r2, #2                      @ First half of thumb instr at LR - 2
 504 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 505 /*
 506  * Thumb-2 instruction handling.  Note that because pre-v6 and >= v6 platforms
 507  * can never be supported in a single kernel, this code is not applicable at
 508  * all when __LINUX_ARM_ARCH__ < 6.  This allows simplifying assumptions to be
 509  * made about .arch directives.
 510  */
 511 #if __LINUX_ARM_ARCH__ < 7
 512 /* If the target CPU may not be Thumb-2-capable, a run-time check is needed: */
 513 #define NEED_CPU_ARCHITECTURE
 514         ldr     r5, .LCcpu_architecture
 515         ldr     r5, [r5]
 516         cmp     r5, #CPU_ARCH_ARMv7
 517         blo     __und_usr_fault_16              @ 16bit undefined instruction
 518 /*
 519  * The following code won't get run unless the running CPU really is v7, so
 520  * coding round the lack of ldrht on older arches is pointless.  Temporarily
 521  * override the assembler target arch with the minimum required instead:
 522  */
 523         .arch   armv6t2
 524 #endif
 525 2:      ldrht   r5, [r4]
 526 ARM_BE8(rev16   r5, r5)                         @ little endian instruction
 527         cmp     r5, #0xe800                     @ 32bit instruction if xx != 0
 528         blo     __und_usr_fault_16              @ 16bit undefined instruction
 529 3:      ldrht   r0, [r2]
 530 ARM_BE8(rev16   r0, r0)                         @ little endian instruction
 531         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 532         str     r2, [sp, #S_PC]                 @ it's a 2x16bit instr, update
 533         orr     r0, r0, r5, lsl #16
 534         adr     lr, BSYM(__und_usr_fault_32)
 535         @ r0 = the two 16-bit Thumb instructions which caused the exception
 536         @ r2 = PC value for the following Thumb instruction (:= regs->ARM_pc)
 537         @ r4 = PC value for the first 16-bit Thumb instruction
 538         @ lr = 32bit undefined instruction function
 539
 540 #if __LINUX_ARM_ARCH__ < 7
 541 /* If the target arch was overridden, change it back: */
 542 #ifdef CONFIG_CPU_32v6K
 543         .arch   armv6k
 544 #else
 545         .arch   armv6
 546 #endif
 547 #endif /* __LINUX_ARM_ARCH__ < 7 */
 548 #else /* !(CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7) */
 549         b       __und_usr_fault_16
 550 #endif
 551  UNWIND(.fnend)
 552 ENDPROC(__und_usr)
 553
 554 /*
 555  * The out of line fixup for the ldrt instructions above.
 556  */
 557         .pushsection .text.fixup, "ax"
 558         .align  2
 559 4:      str     r4, [sp, #S_PC]                 @ retry current instruction
 560         ret     r9
 561         .popsection
 562         .pushsection __ex_table,"a"
 563         .long   1b, 4b
 564 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 565         .long   2b, 4b
 566         .long   3b, 4b
 567 #endif
 568         .popsection
 569
 570 /*
 571  * Check whether the instruction is a co-processor instruction.
 572  * If yes, we need to call the relevant co-processor handler.
 573  *
 574  * Note that we don't do a full check here for the co-processor
 575  * instructions; all instructions with bit 27 set are well
 576  * defined.  The only instructions that should fault are the
 577  * co-processor instructions.  However, we have to watch out
 578  * for the ARM6/ARM7 SWI bug.
 579  *
 580  * NEON is a special case that has to be handled here. Not all
 581  * NEON instructions are co-processor instructions, so we have
 582  * to make a special case of checking for them. Plus, there's
 583  * five groups of them, so we have a table of mask/opcode pairs
 584  * to check against, and if any match then we branch off into the
 585  * NEON handler code.
 586  *
 587  * Emulators may wish to make use of the following registers:
 588  *  r0  = instruction opcode (32-bit ARM or two 16-bit Thumb)
 589  *  r2  = PC value to resume execution after successful emulation
 590  *  r9  = normal "successful" return address
 591  *  r10 = this threads thread_info structure
 592  *  lr  = unrecognised instruction return address
 593  * IRQs enabled, FIQs enabled.
 594  */
 595         @
 596         @ Fall-through from Thumb-2 __und_usr
 597         @
 598 #ifdef CONFIG_NEON
 599         get_thread_info r10                     @ get current thread
 600         adr     r6, .LCneon_thumb_opcodes
 601         b       2f
 602 #endif
 603 call_fpe:
 604         get_thread_info r10                     @ get current thread
 605 #ifdef CONFIG_NEON
 606         adr     r6, .LCneon_arm_opcodes
 607 2:      ldr     r5, [r6], #4                    @ mask value
 608         ldr     r7, [r6], #4                    @ opcode bits matching in mask
 609         cmp     r5, #0                          @ end mask?
 610         beq     1f
 611         and     r8, r0, r5
 612         cmp     r8, r7                          @ NEON instruction?
 613         bne     2b
 614         mov     r7, #1
 615         strb    r7, [r10, #TI_USED_CP + 10]     @ mark CP#10 as used
 616         strb    r7, [r10, #TI_USED_CP + 11]     @ mark CP#11 as used
 617         b       do_vfp                          @ let VFP handler handle this
 618 1:
 619 #endif
 620         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 621         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 622         reteq   lr
 623         and     r8, r0, #0x00000f00             @ mask out CP number
 624  THUMB( lsr     r8, r8, #8              )
 625         mov     r7, #1
 626         add     r6, r10, #TI_USED_CP
 627  ARM(   strb    r7, [r6, r8, lsr #8]    )       @ set appropriate used_cp[]
 628  THUMB( strb    r7, [r6, r8]            )       @ set appropriate used_cp[]
 629 #ifdef CONFIG_IWMMXT
 630         @ Test if we need to give access to iWMMXt coprocessors
 631         ldr     r5, [r10, #TI_FLAGS]
 632         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 633         movcss  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 634         bcs     iwmmxt_task_enable
 635 #endif
 636  ARM(   add     pc, pc, r8, lsr #6      )
 637  THUMB( lsl     r8, r8, #2              )
 638  THUMB( add     pc, r8                  )
 639         nop
 640
 641         ret.w   lr                              @ CP#0
 642         W(b)    do_fpe                          @ CP#1 (FPE)
 643         W(b)    do_fpe                          @ CP#2 (FPE)
 644         ret.w   lr                              @ CP#3
 645 #ifdef CONFIG_CRUNCH
 646         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 647         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 648         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 649 #else
 650         ret.w   lr                              @ CP#4
 651         ret.w   lr                              @ CP#5
 652         ret.w   lr                              @ CP#6
 653 #endif
 654         ret.w   lr                              @ CP#7
 655         ret.w   lr                              @ CP#8
 656         ret.w   lr                              @ CP#9
 657 #ifdef CONFIG_VFP
 658         W(b)    do_vfp                          @ CP#10 (VFP)
 659         W(b)    do_vfp                          @ CP#11 (VFP)
 660 #else
 661         ret.w   lr                              @ CP#10 (VFP)
 662         ret.w   lr                              @ CP#11 (VFP)
 663 #endif
 664         ret.w   lr                              @ CP#12
 665         ret.w   lr                              @ CP#13
 666         ret.w   lr                              @ CP#14 (Debug)
 667         ret.w   lr                              @ CP#15 (Control)
 668
 669 #ifdef NEED_CPU_ARCHITECTURE
 670         .align  2
 671 .LCcpu_architecture:
 672         .word   __cpu_architecture
 673 #endif
 674
 675 #ifdef CONFIG_NEON
 676         .align  6
 677
 678 .LCneon_arm_opcodes:
 679         .word   0xfe000000                      @ mask
 680         .word   0xf2000000                      @ opcode
 681
 682         .word   0xff100000                      @ mask
 683         .word   0xf4000000                      @ opcode
 684
 685         .word   0x00000000                      @ mask
 686         .word   0x00000000                      @ opcode
 687
 688 .LCneon_thumb_opcodes:
 689         .word   0xef000000                      @ mask
 690         .word   0xef000000                      @ opcode
 691
 692         .word   0xff100000                      @ mask
 693         .word   0xf9000000                      @ opcode
 694
 695         .word   0x00000000                      @ mask
 696         .word   0x00000000                      @ opcode
 697 #endif
 698
 699 do_fpe:
 700         ldr     r4, .LCfp
 701         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 702         ldr     pc, [r4]                        @ Call FP module USR entry point
 703
 704 /*
 705  * The FP module is called with these registers set:
 706  *  r0  = instruction
 707  *  r2  = PC+4
 708  *  r9  = normal "successful" return address
 709  *  r10 = FP workspace
 710  *  lr  = unrecognised FP instruction return address
 711  */
 712
 713         .pushsection .data
 714 ENTRY(fp_enter)
 715         .word   no_fp
 716         .popsection
 717
 718 ENTRY(no_fp)
 719         ret     lr
 720 ENDPROC(no_fp)
 721
 722 __und_usr_fault_32:
 723         mov     r1, #4
 724         b       1f
 725 __und_usr_fault_16:
 726         mov     r1, #2
 727 1:      mov     r0, sp
 728         adr     lr, BSYM(ret_from_exception)
 729         b       __und_fault
 730 ENDPROC(__und_usr_fault_32)
 731 ENDPROC(__und_usr_fault_16)
 732
 733         .align  5
 734 __pabt_usr:
 735         usr_entry
 736         mov     r2, sp                          @ regs
 737         pabt_helper
 738  UNWIND(.fnend          )
 739         /* fall through */
 740 /*
 741  * This is the return code to user mode for abort handlers
 742  */
 743 ENTRY(ret_from_exception)
 744  UNWIND(.fnstart        )
 745  UNWIND(.cantunwind     )
 746         get_thread_info tsk
 747         mov     why, #0
 748         b       ret_to_user
 749  UNWIND(.fnend          )
 750 ENDPROC(__pabt_usr)
 751 ENDPROC(ret_from_exception)
 752
 753         .align  5
 754 __fiq_usr:
 755         usr_entry trace=0
 756         kuser_cmpxchg_check
 757         mov     r0, sp                          @ struct pt_regs *regs
 758         bl      handle_fiq_as_nmi
 759         get_thread_info tsk
 760         restore_user_regs fast = 0, offset = 0
 761  UNWIND(.fnend          )
 762 ENDPROC(__fiq_usr)
 763
 764 /*
 765  * Register switch for ARMv3 and ARMv4 processors
 766  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 767  * previous and next are guaranteed not to be the same.
 768  */
 769 ENTRY(__switch_to)
 770  UNWIND(.fnstart        )
 771  UNWIND(.cantunwind     )
 772         add     ip, r1, #TI_CPU_SAVE
 773  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 774  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 775  THUMB( str     sp, [ip], #4               )
 776  THUMB( str     lr, [ip], #4               )
 777         ldr     r4, [r2, #TI_TP_VALUE]
 778         ldr     r5, [r2, #TI_TP_VALUE + 4]
 779 #ifdef CONFIG_CPU_USE_DOMAINS
 780         ldr     r6, [r2, #TI_CPU_DOMAIN]
 781 #endif
 782         switch_tls r1, r4, r5, r3, r7
 783 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 784         ldr     r7, [r2, #TI_TASK]
 785         ldr     r8, =__stack_chk_guard
 786         ldr     r7, [r7, #TSK_STACK_CANARY]
 787 #endif
 788 #ifdef CONFIG_CPU_USE_DOMAINS
 789         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 790 #endif
 791         mov     r5, r0
 792         add     r4, r2, #TI_CPU_SAVE
 793         ldr     r0, =thread_notify_head
 794         mov     r1, #THREAD_NOTIFY_SWITCH
 795         bl      atomic_notifier_call_chain
 796 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 797         str     r7, [r8]
 798 #endif
 799  THUMB( mov     ip, r4                     )
 800         mov     r0, r5
 801  ARM(   ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
 802  THUMB( ldmia   ip!, {r4 - sl, fp}         )    @ Load all regs saved previously
 803  THUMB( ldr     sp, [ip], #4               )
 804  THUMB( ldr     pc, [ip]                   )
 805  UNWIND(.fnend          )
 806 ENDPROC(__switch_to)
 807
 808         __INIT
 809
 810 /*
 811  * User helpers.
 812  *
 813  * Each segment is 32-byte aligned and will be moved to the top of the high
 814  * vector page.  New segments (if ever needed) must be added in front of
 815  * existing ones.  This mechanism should be used only for things that are
 816  * really small and justified, and not be abused freely.
 817  *
 818  * See Documentation/arm/kernel_user_helpers.txt for formal definitions.
 819  */
 820  THUMB( .arm    )
 821
 822         .macro  usr_ret, reg
 823 #ifdef CONFIG_ARM_THUMB
 824         bx      \reg
 825 #else
 826         ret     \reg
 827 #endif
 828         .endm
 829
 830         .macro  kuser_pad, sym, size
 831         .if     (. - \sym) & 3
 832         .rept   4 - (. - \sym) & 3
 833         .byte   0
 834         .endr
 835         .endif
 836         .rept   (\size - (. - \sym)) / 4
 837         .word   0xe7fddef1
 838         .endr
 839         .endm
 840
 841 #ifdef CONFIG_KUSER_HELPERS
 842         .align  5
 843         .globl  __kuser_helper_start
 844 __kuser_helper_start:
 845
 846 /*
 847  * Due to the length of some sequences, __kuser_cmpxchg64 spans 2 regular
 848  * kuser "slots", therefore 0xffff0f80 is not used as a valid entry point.
 849  */
 850
 851 __kuser_cmpxchg64:                              @ 0xffff0f60
 852
 853 #if defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 854
 855         /*
 856          * Poor you.  No fast solution possible...
 857          * The kernel itself must perform the operation.
 858          * A special ghost syscall is used for that (see traps.c).
 859          */
 860         stmfd   sp!, {r7, lr}
 861         ldr     r7, 1f                  @ it's 20 bits
 862         swi     __ARM_NR_cmpxchg64
 863         ldmfd   sp!, {r7, pc}
 864 1:      .word   __ARM_NR_cmpxchg64
 865
 866 #elif defined(CONFIG_CPU_32v6K)
 867
 868         stmfd   sp!, {r4, r5, r6, r7}
 869         ldrd    r4, r5, [r0]                    @ load old val
 870         ldrd    r6, r7, [r1]                    @ load new val
 871         smp_dmb arm
 872 1:      ldrexd  r0, r1, [r2]                    @ load current val
 873         eors    r3, r0, r4                      @ compare with oldval (1)
 874         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 875         strexdeq r3, r6, r7, [r2]               @ store newval if eq
 876         teqeq   r3, #1                          @ success?
 877         beq     1b                              @ if no then retry
 878         smp_dmb arm
 879         rsbs    r0, r3, #0                      @ set returned val and C flag
 880         ldmfd   sp!, {r4, r5, r6, r7}
 881         usr_ret lr
 882
 883 #elif !defined(CONFIG_SMP)
 884
 885 #ifdef CONFIG_MMU
 886
 887         /*
 888          * The only thing that can break atomicity in this cmpxchg64
 889          * implementation is either an IRQ or a data abort exception
 890          * causing another process/thread to be scheduled in the middle of
 891          * the critical sequence.  The same strategy as for cmpxchg is used.
 892          */
 893         stmfd   sp!, {r4, r5, r6, lr}
 894         ldmia   r0, {r4, r5}                    @ load old val
 895         ldmia   r1, {r6, lr}                    @ load new val
 896 1:      ldmia   r2, {r0, r1}                    @ load current val
 897         eors    r3, r0, r4                      @ compare with oldval (1)
 898         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 899 2:      stmeqia r2, {r6, lr}                    @ store newval if eq
 900         rsbs    r0, r3, #0                      @ set return val and C flag
 901         ldmfd   sp!, {r4, r5, r6, pc}
 902
 903         .text
 904 kuser_cmpxchg64_fixup:
 905         @ Called from kuser_cmpxchg_fixup.
 906         @ r4 = address of interrupted insn (must be preserved).
 907         @ sp = saved regs. r7 and r8 are clobbered.
 908         @ 1b = first critical insn, 2b = last critical insn.
 909         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 910         mov     r7, #0xffff0fff
 911         sub     r7, r7, #(0xffff0fff - (0xffff0f60 + (1b - __kuser_cmpxchg64)))
 912         subs    r8, r4, r7
 913         rsbcss  r8, r8, #(2b - 1b)
 914         strcs   r7, [sp, #S_PC]
 915 #if __LINUX_ARM_ARCH__ < 6
 916         bcc     kuser_cmpxchg32_fixup
 917 #endif
 918         ret     lr
 919         .previous
 920
 921 #else
 922 #warning "NPTL on non MMU needs fixing"
 923         mov     r0, #-1
 924         adds    r0, r0, #0
 925         usr_ret lr
 926 #endif
 927
 928 #else
 929 #error "incoherent kernel configuration"
 930 #endif
 931
 932         kuser_pad __kuser_cmpxchg64, 64
 933
 934 __kuser_memory_barrier:                         @ 0xffff0fa0
 935         smp_dmb arm
 936         usr_ret lr
 937
 938         kuser_pad __kuser_memory_barrier, 32
 939
 940 __kuser_cmpxchg:                                @ 0xffff0fc0
 941
 942 #if defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 943
 944         /*
 945          * Poor you.  No fast solution possible...
 946          * The kernel itself must perform the operation.
 947          * A special ghost syscall is used for that (see traps.c).
 948          */
 949         stmfd   sp!, {r7, lr}
 950         ldr     r7, 1f                  @ it's 20 bits
 951         swi     __ARM_NR_cmpxchg
 952         ldmfd   sp!, {r7, pc}
 953 1:      .word   __ARM_NR_cmpxchg
 954
 955 #elif __LINUX_ARM_ARCH__ < 6
 956
 957 #ifdef CONFIG_MMU
 958
 959         /*
 960          * The only thing that can break atomicity in this cmpxchg
 961          * implementation is either an IRQ or a data abort exception
 962          * causing another process/thread to be scheduled in the middle
 963          * of the critical sequence.  To prevent this, code is added to
 964          * the IRQ and data abort exception handlers to set the pc back
 965          * to the beginning of the critical section if it is found to be
 966          * within that critical section (see kuser_cmpxchg_fixup).
 967          */
 968 1:      ldr     r3, [r2]                        @ load current val
 969         subs    r3, r3, r0                      @ compare with oldval
 970 2:      streq   r1, [r2]                        @ store newval if eq
 971         rsbs    r0, r3, #0                      @ set return val and C flag
 972         usr_ret lr
 973
 974         .text
 975 kuser_cmpxchg32_fixup:
 976         @ Called from kuser_cmpxchg_check macro.
 977         @ r4 = address of interrupted insn (must be preserved).
 978         @ sp = saved regs. r7 and r8 are clobbered.
 979         @ 1b = first critical insn, 2b = last critical insn.
 980         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 981         mov     r7, #0xffff0fff
 982         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 983         subs    r8, r4, r7
 984         rsbcss  r8, r8, #(2b - 1b)
 985         strcs   r7, [sp, #S_PC]
 986         ret     lr
 987         .previous
 988
 989 #else
 990 #warning "NPTL on non MMU needs fixing"
 991         mov     r0, #-1
 992         adds    r0, r0, #0
 993         usr_ret lr
 994 #endif
 995
 996 #else
 997
 998         smp_dmb arm
 999 1:      ldrex   r3, [r2]
1000         subs    r3, r3, r0
1001         strexeq r3, r1, [r2]
1002         teqeq   r3, #1
1003         beq     1b
1004         rsbs    r0, r3, #0
1005         /* beware -- each __kuser slot must be 8 instructions max */
1006         ALT_SMP(b       __kuser_memory_barrier)
1007         ALT_UP(usr_ret  lr)
1008
1009 #endif
1010
1011         kuser_pad __kuser_cmpxchg, 32
1012
1013 __kuser_get_tls:                                @ 0xffff0fe0
1014         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
1015         usr_ret lr
1016         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
1017         kuser_pad __kuser_get_tls, 16
1018         .rep    3
1019         .word   0                       @ 0xffff0ff0 software TLS value, then
1020         .endr                           @ pad up to __kuser_helper_version
1021
1022 __kuser_helper_version:                         @ 0xffff0ffc
1023         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
1024
1025         .globl  __kuser_helper_end
1026 __kuser_helper_end:
1027
1028 #endif
1029
1030  THUMB( .thumb  )
1031
1032 /*
1033  * Vector stubs.
1034  *
1035  * This code is copied to 0xffff1000 so we can use branches in the
1036  * vectors, rather than ldr's.  Note that this code must not exceed
1037  * a page size.
1038  *
1039  * Common stub entry macro:
1040  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1041  *
1042  * SP points to a minimal amount of processor-private memory, the address
1043  * of which is copied into r0 for the mode specific abort handler.
1044  */
1045         .macro  vector_stub, name, mode, correction=0
1046         .align  5
1047
1048 vector_\name:
1049         .if \correction
1050         sub     lr, lr, #\correction
1051         .endif
1052
1053         @
1054         @ Save r0, lr_<exception> (parent PC) and spsr_<exception>
1055         @ (parent CPSR)
1056         @
1057         stmia   sp, {r0, lr}            @ save r0, lr
1058         mrs     lr, spsr
1059         str     lr, [sp, #8]            @ save spsr
1060
1061         @
1062         @ Prepare for SVC32 mode.  IRQs remain disabled.
1063         @
1064         mrs     r0, cpsr
1065         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
1066         msr     spsr_cxsf, r0
1067
1068         @
1069         @ the branch table must immediately follow this code
1070         @
1071         and     lr, lr, #0x0f
1072  THUMB( adr     r0, 1f                  )
1073  THUMB( ldr     lr, [r0, lr, lsl #2]    )
1074         mov     r0, sp
1075  ARM(   ldr     lr, [pc, lr, lsl #2]    )
1076         movs    pc, lr                  @ branch to handler in SVC mode
1077 ENDPROC(vector_\name)
1078
1079         .align  2
1080         @ handler addresses follow this label
1081 1:
1082         .endm
1083
1084         .section .stubs, "ax", %progbits
1085 __stubs_start:
1086         @ This must be the first word
1087         .word   vector_swi
1088
1089 vector_rst:
1090  ARM(   swi     SYS_ERROR0      )
1091  THUMB( svc     #0              )
1092  THUMB( nop                     )
1093         b       vector_und
1094
1095 /*
1096  * Interrupt dispatcher
1097  */
1098         vector_stub     irq, IRQ_MODE, 4
1099
1100         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1101         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1102         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1103         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1104         .long   __irq_invalid                   @  4
1105         .long   __irq_invalid                   @  5
1106         .long   __irq_invalid                   @  6
1107         .long   __irq_invalid                   @  7
1108         .long   __irq_invalid                   @  8
1109         .long   __irq_invalid                   @  9
1110         .long   __irq_invalid                   @  a
1111         .long   __irq_invalid                   @  b
1112         .long   __irq_invalid                   @  c
1113         .long   __irq_invalid                   @  d
1114         .long   __irq_invalid                   @  e
1115         .long   __irq_invalid                   @  f
1116
1117 /*
1118  * Data abort dispatcher
1119  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1120  */
1121         vector_stub     dabt, ABT_MODE, 8
1122
1123         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1124         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1125         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1126         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1127         .long   __dabt_invalid                  @  4
1128         .long   __dabt_invalid                  @  5
1129         .long   __dabt_invalid                  @  6
1130         .long   __dabt_invalid                  @  7
1131         .long   __dabt_invalid                  @  8
1132         .long   __dabt_invalid                  @  9
1133         .long   __dabt_invalid                  @  a
1134         .long   __dabt_invalid                  @  b
1135         .long   __dabt_invalid                  @  c
1136         .long   __dabt_invalid                  @  d
1137         .long   __dabt_invalid                  @  e
1138         .long   __dabt_invalid                  @  f
1139
1140 /*
1141  * Prefetch abort dispatcher
1142  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1143  */
1144         vector_stub     pabt, ABT_MODE, 4
1145
1146         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1147         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1148         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1149         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1150         .long   __pabt_invalid                  @  4
1151         .long   __pabt_invalid                  @  5
1152         .long   __pabt_invalid                  @  6
1153         .long   __pabt_invalid                  @  7
1154         .long   __pabt_invalid                  @  8
1155         .long   __pabt_invalid                  @  9
1156         .long   __pabt_invalid                  @  a
1157         .long   __pabt_invalid                  @  b
1158         .long   __pabt_invalid                  @  c
1159         .long   __pabt_invalid                  @  d
1160         .long   __pabt_invalid                  @  e
1161         .long   __pabt_invalid                  @  f
1162
1163 /*
1164  * Undef instr entry dispatcher
1165  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1166  */
1167         vector_stub     und, UND_MODE
1168
1169         .long   __und_usr                       @  0 (USR_26 / USR_32)
1170         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1171         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1172         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1173         .long   __und_invalid                   @  4
1174         .long   __und_invalid                   @  5
1175         .long   __und_invalid                   @  6
1176         .long   __und_invalid                   @  7
1177         .long   __und_invalid                   @  8
1178         .long   __und_invalid                   @  9
1179         .long   __und_invalid                   @  a
1180         .long   __und_invalid                   @  b
1181         .long   __und_invalid                   @  c
1182         .long   __und_invalid                   @  d
1183         .long   __und_invalid                   @  e
1184         .long   __und_invalid                   @  f
1185
1186         .align  5
1187
1188 /*=============================================================================
1189  * Address exception handler
1190  *-----------------------------------------------------------------------------
1191  * These aren't too critical.
1192  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1193  */
1194
1195 vector_addrexcptn:
1196         b       vector_addrexcptn
1197
1198 /*=============================================================================
1199  * FIQ "NMI" handler
1200  *-----------------------------------------------------------------------------
1201  * Handle a FIQ using the SVC stack allowing FIQ act like NMI on x86
1202  * systems.
1203  */
1204         vector_stub     fiq, FIQ_MODE, 4
1205
1206         .long   __fiq_usr                       @  0  (USR_26 / USR_32)
1207         .long   __fiq_svc                       @  1  (FIQ_26 / FIQ_32)
1208         .long   __fiq_svc                       @  2  (IRQ_26 / IRQ_32)
1209         .long   __fiq_svc                       @  3  (SVC_26 / SVC_32)
1210         .long   __fiq_svc                       @  4
1211         .long   __fiq_svc                       @  5
1212         .long   __fiq_svc                       @  6
1213         .long   __fiq_abt                       @  7
1214         .long   __fiq_svc                       @  8
1215         .long   __fiq_svc                       @  9
1216         .long   __fiq_svc                       @  a
1217         .long   __fiq_svc                       @  b
1218         .long   __fiq_svc                       @  c
1219         .long   __fiq_svc                       @  d
1220         .long   __fiq_svc                       @  e
1221         .long   __fiq_svc                       @  f
1222
1223         .globl  vector_fiq_offset
1224         .equ    vector_fiq_offset, vector_fiq
1225
1226         .section .vectors, "ax", %progbits
1227 __vectors_start:
1228         W(b)    vector_rst
1229         W(b)    vector_und
1230         W(ldr)  pc, __vectors_start + 0x1000
1231         W(b)    vector_pabt
1232         W(b)    vector_dabt
1233         W(b)    vector_addrexcptn
1234         W(b)    vector_irq
1235         W(b)    vector_fiq
1236
1237         .data
1238
1239         .globl  cr_alignment
1240 cr_alignment:
1241         .space  4
1242
1243 #ifdef CONFIG_MULTI_IRQ_HANDLER
1244         .globl  handle_arch_irq
1245 handle_arch_irq:
1246         .space  4
1247 #endif