kernel/arch/arm/kernel/entry-armv.S

   1 /*
   2  *  linux/arch/arm/kernel/entry-armv.S
   3  *
   4  *  Copyright (C) 1996,1997,1998 Russell King.
   5  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   6  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  *  Low-level vector interface routines
  13  *
  14  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  15  *  that causes it to save wrong values...  Be aware!
  16  */
  17
  18 #include <linux/init.h>
  19
  20 #include <asm/assembler.h>
  21 #include <asm/memory.h>
  22 #include <asm/glue-df.h>
  23 #include <asm/glue-pf.h>
  24 #include <asm/vfpmacros.h>
  25 #ifndef CONFIG_MULTI_IRQ_HANDLER
  26 #include <mach/entry-macro.S>
  27 #endif
  28 #include <asm/thread_notify.h>
  29 #include <asm/unwind.h>
  30 #include <asm/unistd.h>
  31 #include <asm/tls.h>
  32 #include <asm/system_info.h>
  33
  34 #include "entry-header.S"
  35 #include <asm/entry-macro-multi.S>
  36 #include <asm/probes.h>
  37
  38 /*
  39  * Interrupt handling.
  40  */
  41         .macro  irq_handler
  42 #ifdef CONFIG_MULTI_IRQ_HANDLER
  43         ldr     r1, =handle_arch_irq
  44         mov     r0, sp
  45         badr    lr, 9997f
  46         ldr     pc, [r1]
  47 #else
  48         arch_irq_handler_default
  49 #endif
  50 9997:
  51         .endm
  52
  53         .macro  pabt_helper
  54         @ PABORT handler takes pt_regs in r2, fault address in r4 and psr in r5
  55 #ifdef MULTI_PABORT
  56         ldr     ip, .LCprocfns
  57         mov     lr, pc
  58         ldr     pc, [ip, #PROCESSOR_PABT_FUNC]
  59 #else
  60         bl      CPU_PABORT_HANDLER
  61 #endif
  62         .endm
  63
  64         .macro  dabt_helper
  65
  66         @
  67         @ Call the processor-specific abort handler:
  68         @
  69         @  r2 - pt_regs
  70         @  r4 - aborted context pc
  71         @  r5 - aborted context psr
  72         @
  73         @ The abort handler must return the aborted address in r0, and
  74         @ the fault status register in r1.  r9 must be preserved.
  75         @
  76 #ifdef MULTI_DABORT
  77         ldr     ip, .LCprocfns
  78         mov     lr, pc
  79         ldr     pc, [ip, #PROCESSOR_DABT_FUNC]
  80 #else
  81         bl      CPU_DABORT_HANDLER
  82 #endif
  83         .endm
  84
  85 #ifdef CONFIG_KPROBES
  86         .section        .kprobes.text,"ax",%progbits
  87 #else
  88         .text
  89 #endif
  90
  91 /*
  92  * Invalid mode handlers
  93  */
  94         .macro  inv_entry, reason
  95         sub     sp, sp, #S_FRAME_SIZE
  96  ARM(   stmib   sp, {r1 - lr}           )
  97  THUMB( stmia   sp, {r0 - r12}          )
  98  THUMB( str     sp, [sp, #S_SP]         )
  99  THUMB( str     lr, [sp, #S_LR]         )
 100         mov     r1, #\reason
 101         .endm
 102
 103 __pabt_invalid:
 104         inv_entry BAD_PREFETCH
 105         b       common_invalid
 106 ENDPROC(__pabt_invalid)
 107
 108 __dabt_invalid:
 109         inv_entry BAD_DATA
 110         b       common_invalid
 111 ENDPROC(__dabt_invalid)
 112
 113 __irq_invalid:
 114         inv_entry BAD_IRQ
 115         b       common_invalid
 116 ENDPROC(__irq_invalid)
 117
 118 __und_invalid:
 119         inv_entry BAD_UNDEFINSTR
 120
 121         @
 122         @ XXX fall through to common_invalid
 123         @
 124
 125 @
 126 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 127 @
 128 common_invalid:
 129         zero_fp
 130
 131         ldmia   r0, {r4 - r6}
 132         add     r0, sp, #S_PC           @ here for interlock avoidance
 133         mov     r7, #-1                 @  ""   ""    ""        ""
 134         str     r4, [sp]                @ save preserved r0
 135         stmia   r0, {r5 - r7}           @ lr_<exception>,
 136                                         @ cpsr_<exception>, "old_r0"
 137
 138         mov     r0, sp
 139         b       bad_mode
 140 ENDPROC(__und_invalid)
 141
 142 /*
 143  * SVC mode handlers
 144  */
 145
 146 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 147 #define SPFIX(code...) code
 148 #else
 149 #define SPFIX(code...)
 150 #endif
 151
 152         .macro  svc_entry, stack_hole=0, trace=1, uaccess=1
 153  UNWIND(.fnstart                )
 154  UNWIND(.save {r0 - pc}         )
 155         sub     sp, sp, #(S_FRAME_SIZE + 8 + \stack_hole - 4)
 156 #ifdef CONFIG_THUMB2_KERNEL
 157  SPFIX( str     r0, [sp]        )       @ temporarily saved
 158  SPFIX( mov     r0, sp          )
 159  SPFIX( tst     r0, #4          )       @ test original stack alignment
 160  SPFIX( ldr     r0, [sp]        )       @ restored
 161 #else
 162  SPFIX( tst     sp, #4          )
 163 #endif
 164  SPFIX( subeq   sp, sp, #4      )
 165         stmia   sp, {r1 - r12}
 166
 167         ldmia   r0, {r3 - r5}
 168         add     r7, sp, #S_SP - 4       @ here for interlock avoidance
 169         mov     r6, #-1                 @  ""  ""      ""       ""
 170         add     r2, sp, #(S_FRAME_SIZE + 8 + \stack_hole - 4)
 171  SPFIX( addeq   r2, r2, #4      )
 172         str     r3, [sp, #-4]!          @ save the "real" r0 copied
 173                                         @ from the exception stack
 174
 175         mov     r3, lr
 176
 177         @
 178         @ We are now ready to fill in the remaining blanks on the stack:
 179         @
 180         @  r2 - sp_svc
 181         @  r3 - lr_svc
 182         @  r4 - lr_<exception>, already fixed up for correct return/restart
 183         @  r5 - spsr_<exception>
 184         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 185         @
 186         stmia   r7, {r2 - r6}
 187
 188         uaccess_save r0
 189         .if \uaccess
 190         uaccess_disable r0
 191         .endif
 192
 193         .if \trace
 194 #ifdef CONFIG_TRACE_IRQFLAGS
 195         bl      trace_hardirqs_off
 196 #endif
 197         .endif
 198         .endm
 199
 200         .align  5
 201 __dabt_svc:
 202         svc_entry uaccess=0
 203         mov     r2, sp
 204         dabt_helper
 205  THUMB( ldr     r5, [sp, #S_PSR]        )       @ potentially updated CPSR
 206         svc_exit r5                             @ return from exception
 207  UNWIND(.fnend          )
 208 ENDPROC(__dabt_svc)
 209
 210         .align  5
 211 __irq_svc:
 212         svc_entry
 213         irq_handler
 214
 215 #ifdef CONFIG_PREEMPT
 216         get_thread_info tsk
 217         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 218         teq     r8, #0                          @ if preempt count != 0
 219         bne     1f                              @ return from exeption
 220         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 221         tst     r0, #_TIF_NEED_RESCHED          @ if NEED_RESCHED is set
 222         blne    svc_preempt                     @ preempt!
 223
 224         ldr     r8, [tsk, #TI_PREEMPT_LAZY]     @ get preempt lazy count
 225         teq     r8, #0                          @ if preempt lazy count != 0
 226         movne   r0, #0                          @ force flags to 0
 227         tst     r0, #_TIF_NEED_RESCHED_LAZY
 228         blne    svc_preempt
 229 1:
 230 #endif
 231
 232         svc_exit r5, irq = 1                    @ return from exception
 233  UNWIND(.fnend          )
 234 ENDPROC(__irq_svc)
 235
 236         .ltorg
 237
 238 #ifdef CONFIG_PREEMPT
 239 svc_preempt:
 240         mov     r8, lr
 241 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 242         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 243         tst     r0, #_TIF_NEED_RESCHED
 244         bne     1b
 245         tst     r0, #_TIF_NEED_RESCHED_LAZY
 246         reteq   r8                              @ go again
 247         b       1b
 248 #endif
 249
 250 __und_fault:
 251         @ Correct the PC such that it is pointing at the instruction
 252         @ which caused the fault.  If the faulting instruction was ARM
 253         @ the PC will be pointing at the next instruction, and have to
 254         @ subtract 4.  Otherwise, it is Thumb, and the PC will be
 255         @ pointing at the second half of the Thumb instruction.  We
 256         @ have to subtract 2.
 257         ldr     r2, [r0, #S_PC]
 258         sub     r2, r2, r1
 259         str     r2, [r0, #S_PC]
 260         b       do_undefinstr
 261 ENDPROC(__und_fault)
 262
 263         .align  5
 264 __und_svc:
 265 #ifdef CONFIG_KPROBES
 266         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 267         @ it obviously needs free stack space which then will belong to
 268         @ the saved context.
 269         svc_entry MAX_STACK_SIZE
 270 #else
 271         svc_entry
 272 #endif
 273         @
 274         @ call emulation code, which returns using r9 if it has emulated
 275         @ the instruction, or the more conventional lr if we are to treat
 276         @ this as a real undefined instruction
 277         @
 278         @  r0 - instruction
 279         @
 280 #ifndef CONFIG_THUMB2_KERNEL
 281         ldr     r0, [r4, #-4]
 282 #else
 283         mov     r1, #2
 284         ldrh    r0, [r4, #-2]                   @ Thumb instruction at LR - 2
 285         cmp     r0, #0xe800                     @ 32-bit instruction if xx >= 0
 286         blo     __und_svc_fault
 287         ldrh    r9, [r4]                        @ bottom 16 bits
 288         add     r4, r4, #2
 289         str     r4, [sp, #S_PC]
 290         orr     r0, r9, r0, lsl #16
 291 #endif
 292         badr    r9, __und_svc_finish
 293         mov     r2, r4
 294         bl      call_fpe
 295
 296         mov     r1, #4                          @ PC correction to apply
 297 __und_svc_fault:
 298         mov     r0, sp                          @ struct pt_regs *regs
 299         bl      __und_fault
 300
 301 __und_svc_finish:
 302         ldr     r5, [sp, #S_PSR]                @ Get SVC cpsr
 303         svc_exit r5                             @ return from exception
 304  UNWIND(.fnend          )
 305 ENDPROC(__und_svc)
 306
 307         .align  5
 308 __pabt_svc:
 309         svc_entry
 310         mov     r2, sp                          @ regs
 311         pabt_helper
 312         svc_exit r5                             @ return from exception
 313  UNWIND(.fnend          )
 314 ENDPROC(__pabt_svc)
 315
 316         .align  5
 317 __fiq_svc:
 318         svc_entry trace=0
 319         mov     r0, sp                          @ struct pt_regs *regs
 320         bl      handle_fiq_as_nmi
 321         svc_exit_via_fiq
 322  UNWIND(.fnend          )
 323 ENDPROC(__fiq_svc)
 324
 325         .align  5
 326 .LCcralign:
 327         .word   cr_alignment
 328 #ifdef MULTI_DABORT
 329 .LCprocfns:
 330         .word   processor
 331 #endif
 332 .LCfp:
 333         .word   fp_enter
 334
 335 /*
 336  * Abort mode handlers
 337  */
 338
 339 @
 340 @ Taking a FIQ in abort mode is similar to taking a FIQ in SVC mode
 341 @ and reuses the same macros. However in abort mode we must also
 342 @ save/restore lr_abt and spsr_abt to make nested aborts safe.
 343 @
 344         .align 5
 345 __fiq_abt:
 346         svc_entry trace=0
 347
 348  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 349  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 350  THUMB( msr     cpsr_c, r0 )
 351         mov     r1, lr          @ Save lr_abt
 352         mrs     r2, spsr        @ Save spsr_abt, abort is now safe
 353  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 354  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 355  THUMB( msr     cpsr_c, r0 )
 356         stmfd   sp!, {r1 - r2}
 357
 358         add     r0, sp, #8                      @ struct pt_regs *regs
 359         bl      handle_fiq_as_nmi
 360
 361         ldmfd   sp!, {r1 - r2}
 362  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 363  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 364  THUMB( msr     cpsr_c, r0 )
 365         mov     lr, r1          @ Restore lr_abt, abort is unsafe
 366         msr     spsr_cxsf, r2   @ Restore spsr_abt
 367  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 368  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 369  THUMB( msr     cpsr_c, r0 )
 370
 371         svc_exit_via_fiq
 372  UNWIND(.fnend          )
 373 ENDPROC(__fiq_abt)
 374
 375 /*
 376  * User mode handlers
 377  *
 378  * EABI note: sp_svc is always 64-bit aligned here, so should S_FRAME_SIZE
 379  */
 380
 381 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (S_FRAME_SIZE & 7)
 382 #error "sizeof(struct pt_regs) must be a multiple of 8"
 383 #endif
 384
 385         .macro  usr_entry, trace=1, uaccess=1
 386  UNWIND(.fnstart        )
 387  UNWIND(.cantunwind     )       @ don't unwind the user space
 388         sub     sp, sp, #S_FRAME_SIZE
 389  ARM(   stmib   sp, {r1 - r12}  )
 390  THUMB( stmia   sp, {r0 - r12}  )
 391
 392  ATRAP( mrc     p15, 0, r7, c1, c0, 0)
 393  ATRAP( ldr     r8, .LCcralign)
 394
 395         ldmia   r0, {r3 - r5}
 396         add     r0, sp, #S_PC           @ here for interlock avoidance
 397         mov     r6, #-1                 @  ""  ""     ""        ""
 398
 399         str     r3, [sp]                @ save the "real" r0 copied
 400                                         @ from the exception stack
 401
 402  ATRAP( ldr     r8, [r8, #0])
 403
 404         @
 405         @ We are now ready to fill in the remaining blanks on the stack:
 406         @
 407         @  r4 - lr_<exception>, already fixed up for correct return/restart
 408         @  r5 - spsr_<exception>
 409         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 410         @
 411         @ Also, separately save sp_usr and lr_usr
 412         @
 413         stmia   r0, {r4 - r6}
 414  ARM(   stmdb   r0, {sp, lr}^                   )
 415  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 416
 417         .if \uaccess
 418         uaccess_disable ip
 419         .endif
 420
 421         @ Enable the alignment trap while in kernel mode
 422  ATRAP( teq     r8, r7)
 423  ATRAP( mcrne   p15, 0, r8, c1, c0, 0)
 424
 425         @
 426         @ Clear FP to mark the first stack frame
 427         @
 428         zero_fp
 429
 430         .if     \trace
 431 #ifdef CONFIG_TRACE_IRQFLAGS
 432         bl      trace_hardirqs_off
 433 #endif
 434         ct_user_exit save = 0
 435         .endif
 436         .endm
 437
 438         .macro  kuser_cmpxchg_check
 439 #if !defined(CONFIG_CPU_32v6K) && defined(CONFIG_KUSER_HELPERS)
 440 #ifndef CONFIG_MMU
 441 #warning "NPTL on non MMU needs fixing"
 442 #else
 443         @ Make sure our user space atomic helper is restarted
 444         @ if it was interrupted in a critical region.  Here we
 445         @ perform a quick test inline since it should be false
 446         @ 99.9999% of the time.  The rest is done out of line.
 447         cmp     r4, #TASK_SIZE
 448         blhs    kuser_cmpxchg64_fixup
 449 #endif
 450 #endif
 451         .endm
 452
 453         .align  5
 454 __dabt_usr:
 455         usr_entry uaccess=0
 456         kuser_cmpxchg_check
 457         mov     r2, sp
 458         dabt_helper
 459         b       ret_from_exception
 460  UNWIND(.fnend          )
 461 ENDPROC(__dabt_usr)
 462
 463         .align  5
 464 __irq_usr:
 465         usr_entry
 466         kuser_cmpxchg_check
 467         irq_handler
 468         get_thread_info tsk
 469         mov     why, #0
 470         b       ret_to_user_from_irq
 471  UNWIND(.fnend          )
 472 ENDPROC(__irq_usr)
 473
 474         .ltorg
 475
 476         .align  5
 477 __und_usr:
 478         usr_entry uaccess=0
 479
 480         mov     r2, r4
 481         mov     r3, r5
 482
 483         @ r2 = regs->ARM_pc, which is either 2 or 4 bytes ahead of the
 484         @      faulting instruction depending on Thumb mode.
 485         @ r3 = regs->ARM_cpsr
 486         @
 487         @ The emulation code returns using r9 if it has emulated the
 488         @ instruction, or the more conventional lr if we are to treat
 489         @ this as a real undefined instruction
 490         @
 491         badr    r9, ret_from_exception
 492
 493         @ IRQs must be enabled before attempting to read the instruction from
 494         @ user space since that could cause a page/translation fault if the
 495         @ page table was modified by another CPU.
 496         enable_irq
 497
 498         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 499         bne     __und_usr_thumb
 500         sub     r4, r2, #4                      @ ARM instr at LR - 4
 501 1:      ldrt    r0, [r4]
 502  ARM_BE8(rev    r0, r0)                         @ little endian instruction
 503
 504         uaccess_disable ip
 505
 506         @ r0 = 32-bit ARM instruction which caused the exception
 507         @ r2 = PC value for the following instruction (:= regs->ARM_pc)
 508         @ r4 = PC value for the faulting instruction
 509         @ lr = 32-bit undefined instruction function
 510         badr    lr, __und_usr_fault_32
 511         b       call_fpe
 512
 513 __und_usr_thumb:
 514         @ Thumb instruction
 515         sub     r4, r2, #2                      @ First half of thumb instr at LR - 2
 516 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 517 /*
 518  * Thumb-2 instruction handling.  Note that because pre-v6 and >= v6 platforms
 519  * can never be supported in a single kernel, this code is not applicable at
 520  * all when __LINUX_ARM_ARCH__ < 6.  This allows simplifying assumptions to be
 521  * made about .arch directives.
 522  */
 523 #if __LINUX_ARM_ARCH__ < 7
 524 /* If the target CPU may not be Thumb-2-capable, a run-time check is needed: */
 525 #define NEED_CPU_ARCHITECTURE
 526         ldr     r5, .LCcpu_architecture
 527         ldr     r5, [r5]
 528         cmp     r5, #CPU_ARCH_ARMv7
 529         blo     __und_usr_fault_16              @ 16bit undefined instruction
 530 /*
 531  * The following code won't get run unless the running CPU really is v7, so
 532  * coding round the lack of ldrht on older arches is pointless.  Temporarily
 533  * override the assembler target arch with the minimum required instead:
 534  */
 535         .arch   armv6t2
 536 #endif
 537 2:      ldrht   r5, [r4]
 538 ARM_BE8(rev16   r5, r5)                         @ little endian instruction
 539         cmp     r5, #0xe800                     @ 32bit instruction if xx != 0
 540         blo     __und_usr_fault_16_pan          @ 16bit undefined instruction
 541 3:      ldrht   r0, [r2]
 542 ARM_BE8(rev16   r0, r0)                         @ little endian instruction
 543         uaccess_disable ip
 544         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 545         str     r2, [sp, #S_PC]                 @ it's a 2x16bit instr, update
 546         orr     r0, r0, r5, lsl #16
 547         badr    lr, __und_usr_fault_32
 548         @ r0 = the two 16-bit Thumb instructions which caused the exception
 549         @ r2 = PC value for the following Thumb instruction (:= regs->ARM_pc)
 550         @ r4 = PC value for the first 16-bit Thumb instruction
 551         @ lr = 32bit undefined instruction function
 552
 553 #if __LINUX_ARM_ARCH__ < 7
 554 /* If the target arch was overridden, change it back: */
 555 #ifdef CONFIG_CPU_32v6K
 556         .arch   armv6k
 557 #else
 558         .arch   armv6
 559 #endif
 560 #endif /* __LINUX_ARM_ARCH__ < 7 */
 561 #else /* !(CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7) */
 562         b       __und_usr_fault_16
 563 #endif
 564  UNWIND(.fnend)
 565 ENDPROC(__und_usr)
 566
 567 /*
 568  * The out of line fixup for the ldrt instructions above.
 569  */
 570         .pushsection .text.fixup, "ax"
 571         .align  2
 572 4:      str     r4, [sp, #S_PC]                 @ retry current instruction
 573         ret     r9
 574         .popsection
 575         .pushsection __ex_table,"a"
 576         .long   1b, 4b
 577 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 578         .long   2b, 4b
 579         .long   3b, 4b
 580 #endif
 581         .popsection
 582
 583 /*
 584  * Check whether the instruction is a co-processor instruction.
 585  * If yes, we need to call the relevant co-processor handler.
 586  *
 587  * Note that we don't do a full check here for the co-processor
 588  * instructions; all instructions with bit 27 set are well
 589  * defined.  The only instructions that should fault are the
 590  * co-processor instructions.  However, we have to watch out
 591  * for the ARM6/ARM7 SWI bug.
 592  *
 593  * NEON is a special case that has to be handled here. Not all
 594  * NEON instructions are co-processor instructions, so we have
 595  * to make a special case of checking for them. Plus, there's
 596  * five groups of them, so we have a table of mask/opcode pairs
 597  * to check against, and if any match then we branch off into the
 598  * NEON handler code.
 599  *
 600  * Emulators may wish to make use of the following registers:
 601  *  r0  = instruction opcode (32-bit ARM or two 16-bit Thumb)
 602  *  r2  = PC value to resume execution after successful emulation
 603  *  r9  = normal "successful" return address
 604  *  r10 = this threads thread_info structure
 605  *  lr  = unrecognised instruction return address
 606  * IRQs enabled, FIQs enabled.
 607  */
 608         @
 609         @ Fall-through from Thumb-2 __und_usr
 610         @
 611 #ifdef CONFIG_NEON
 612         get_thread_info r10                     @ get current thread
 613         adr     r6, .LCneon_thumb_opcodes
 614         b       2f
 615 #endif
 616 call_fpe:
 617         get_thread_info r10                     @ get current thread
 618 #ifdef CONFIG_NEON
 619         adr     r6, .LCneon_arm_opcodes
 620 2:      ldr     r5, [r6], #4                    @ mask value
 621         ldr     r7, [r6], #4                    @ opcode bits matching in mask
 622         cmp     r5, #0                          @ end mask?
 623         beq     1f
 624         and     r8, r0, r5
 625         cmp     r8, r7                          @ NEON instruction?
 626         bne     2b
 627         mov     r7, #1
 628         strb    r7, [r10, #TI_USED_CP + 10]     @ mark CP#10 as used
 629         strb    r7, [r10, #TI_USED_CP + 11]     @ mark CP#11 as used
 630         b       do_vfp                          @ let VFP handler handle this
 631 1:
 632 #endif
 633         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 634         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 635         reteq   lr
 636         and     r8, r0, #0x00000f00             @ mask out CP number
 637  THUMB( lsr     r8, r8, #8              )
 638         mov     r7, #1
 639         add     r6, r10, #TI_USED_CP
 640  ARM(   strb    r7, [r6, r8, lsr #8]    )       @ set appropriate used_cp[]
 641  THUMB( strb    r7, [r6, r8]            )       @ set appropriate used_cp[]
 642 #ifdef CONFIG_IWMMXT
 643         @ Test if we need to give access to iWMMXt coprocessors
 644         ldr     r5, [r10, #TI_FLAGS]
 645         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 646         movcss  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 647         bcs     iwmmxt_task_enable
 648 #endif
 649  ARM(   add     pc, pc, r8, lsr #6      )
 650  THUMB( lsl     r8, r8, #2              )
 651  THUMB( add     pc, r8                  )
 652         nop
 653
 654         ret.w   lr                              @ CP#0
 655         W(b)    do_fpe                          @ CP#1 (FPE)
 656         W(b)    do_fpe                          @ CP#2 (FPE)
 657         ret.w   lr                              @ CP#3
 658 #ifdef CONFIG_CRUNCH
 659         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 660         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 661         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 662 #else
 663         ret.w   lr                              @ CP#4
 664         ret.w   lr                              @ CP#5
 665         ret.w   lr                              @ CP#6
 666 #endif
 667         ret.w   lr                              @ CP#7
 668         ret.w   lr                              @ CP#8
 669         ret.w   lr                              @ CP#9
 670 #ifdef CONFIG_VFP
 671         W(b)    do_vfp                          @ CP#10 (VFP)
 672         W(b)    do_vfp                          @ CP#11 (VFP)
 673 #else
 674         ret.w   lr                              @ CP#10 (VFP)
 675         ret.w   lr                              @ CP#11 (VFP)
 676 #endif
 677         ret.w   lr                              @ CP#12
 678         ret.w   lr                              @ CP#13
 679         ret.w   lr                              @ CP#14 (Debug)
 680         ret.w   lr                              @ CP#15 (Control)
 681
 682 #ifdef NEED_CPU_ARCHITECTURE
 683         .align  2
 684 .LCcpu_architecture:
 685         .word   __cpu_architecture
 686 #endif
 687
 688 #ifdef CONFIG_NEON
 689         .align  6
 690
 691 .LCneon_arm_opcodes:
 692         .word   0xfe000000                      @ mask
 693         .word   0xf2000000                      @ opcode
 694
 695         .word   0xff100000                      @ mask
 696         .word   0xf4000000                      @ opcode
 697
 698         .word   0x00000000                      @ mask
 699         .word   0x00000000                      @ opcode
 700
 701 .LCneon_thumb_opcodes:
 702         .word   0xef000000                      @ mask
 703         .word   0xef000000                      @ opcode
 704
 705         .word   0xff100000                      @ mask
 706         .word   0xf9000000                      @ opcode
 707
 708         .word   0x00000000                      @ mask
 709         .word   0x00000000                      @ opcode
 710 #endif
 711
 712 do_fpe:
 713         ldr     r4, .LCfp
 714         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 715         ldr     pc, [r4]                        @ Call FP module USR entry point
 716
 717 /*
 718  * The FP module is called with these registers set:
 719  *  r0  = instruction
 720  *  r2  = PC+4
 721  *  r9  = normal "successful" return address
 722  *  r10 = FP workspace
 723  *  lr  = unrecognised FP instruction return address
 724  */
 725
 726         .pushsection .data
 727 ENTRY(fp_enter)
 728         .word   no_fp
 729         .popsection
 730
 731 ENTRY(no_fp)
 732         ret     lr
 733 ENDPROC(no_fp)
 734
 735 __und_usr_fault_32:
 736         mov     r1, #4
 737         b       1f
 738 __und_usr_fault_16_pan:
 739         uaccess_disable ip
 740 __und_usr_fault_16:
 741         mov     r1, #2
 742 1:      mov     r0, sp
 743         badr    lr, ret_from_exception
 744         b       __und_fault
 745 ENDPROC(__und_usr_fault_32)
 746 ENDPROC(__und_usr_fault_16)
 747
 748         .align  5
 749 __pabt_usr:
 750         usr_entry
 751         mov     r2, sp                          @ regs
 752         pabt_helper
 753  UNWIND(.fnend          )
 754         /* fall through */
 755 /*
 756  * This is the return code to user mode for abort handlers
 757  */
 758 ENTRY(ret_from_exception)
 759  UNWIND(.fnstart        )
 760  UNWIND(.cantunwind     )
 761         get_thread_info tsk
 762         mov     why, #0
 763         b       ret_to_user
 764  UNWIND(.fnend          )
 765 ENDPROC(__pabt_usr)
 766 ENDPROC(ret_from_exception)
 767
 768         .align  5
 769 __fiq_usr:
 770         usr_entry trace=0
 771         kuser_cmpxchg_check
 772         mov     r0, sp                          @ struct pt_regs *regs
 773         bl      handle_fiq_as_nmi
 774         get_thread_info tsk
 775         restore_user_regs fast = 0, offset = 0
 776  UNWIND(.fnend          )
 777 ENDPROC(__fiq_usr)
 778
 779 /*
 780  * Register switch for ARMv3 and ARMv4 processors
 781  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 782  * previous and next are guaranteed not to be the same.
 783  */
 784 ENTRY(__switch_to)
 785  UNWIND(.fnstart        )
 786  UNWIND(.cantunwind     )
 787         add     ip, r1, #TI_CPU_SAVE
 788  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 789  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 790  THUMB( str     sp, [ip], #4               )
 791  THUMB( str     lr, [ip], #4               )
 792         ldr     r4, [r2, #TI_TP_VALUE]
 793         ldr     r5, [r2, #TI_TP_VALUE + 4]
 794 #ifdef CONFIG_CPU_USE_DOMAINS
 795         mrc     p15, 0, r6, c3, c0, 0           @ Get domain register
 796         str     r6, [r1, #TI_CPU_DOMAIN]        @ Save old domain register
 797         ldr     r6, [r2, #TI_CPU_DOMAIN]
 798 #endif
 799         switch_tls r1, r4, r5, r3, r7
 800 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 801         ldr     r7, [r2, #TI_TASK]
 802         ldr     r8, =__stack_chk_guard
 803         ldr     r7, [r7, #TSK_STACK_CANARY]
 804 #endif
 805 #ifdef CONFIG_CPU_USE_DOMAINS
 806         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 807 #endif
 808         mov     r5, r0
 809         add     r4, r2, #TI_CPU_SAVE
 810         ldr     r0, =thread_notify_head
 811         mov     r1, #THREAD_NOTIFY_SWITCH
 812         bl      atomic_notifier_call_chain
 813 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 814         str     r7, [r8]
 815 #endif
 816  THUMB( mov     ip, r4                     )
 817         mov     r0, r5
 818  ARM(   ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
 819  THUMB( ldmia   ip!, {r4 - sl, fp}         )    @ Load all regs saved previously
 820  THUMB( ldr     sp, [ip], #4               )
 821  THUMB( ldr     pc, [ip]                   )
 822  UNWIND(.fnend          )
 823 ENDPROC(__switch_to)
 824
 825         __INIT
 826
 827 /*
 828  * User helpers.
 829  *
 830  * Each segment is 32-byte aligned and will be moved to the top of the high
 831  * vector page.  New segments (if ever needed) must be added in front of
 832  * existing ones.  This mechanism should be used only for things that are
 833  * really small and justified, and not be abused freely.
 834  *
 835  * See Documentation/arm/kernel_user_helpers.txt for formal definitions.
 836  */
 837  THUMB( .arm    )
 838
 839         .macro  usr_ret, reg
 840 #ifdef CONFIG_ARM_THUMB
 841         bx      \reg
 842 #else
 843         ret     \reg
 844 #endif
 845         .endm
 846
 847         .macro  kuser_pad, sym, size
 848         .if     (. - \sym) & 3
 849         .rept   4 - (. - \sym) & 3
 850         .byte   0
 851         .endr
 852         .endif
 853         .rept   (\size - (. - \sym)) / 4
 854         .word   0xe7fddef1
 855         .endr
 856         .endm
 857
 858 #ifdef CONFIG_KUSER_HELPERS
 859         .align  5
 860         .globl  __kuser_helper_start
 861 __kuser_helper_start:
 862
 863 /*
 864  * Due to the length of some sequences, __kuser_cmpxchg64 spans 2 regular
 865  * kuser "slots", therefore 0xffff0f80 is not used as a valid entry point.
 866  */
 867
 868 __kuser_cmpxchg64:                              @ 0xffff0f60
 869
 870 #if defined(CONFIG_CPU_32v6K)
 871
 872         stmfd   sp!, {r4, r5, r6, r7}
 873         ldrd    r4, r5, [r0]                    @ load old val
 874         ldrd    r6, r7, [r1]                    @ load new val
 875         smp_dmb arm
 876 1:      ldrexd  r0, r1, [r2]                    @ load current val
 877         eors    r3, r0, r4                      @ compare with oldval (1)
 878         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 879         strexdeq r3, r6, r7, [r2]               @ store newval if eq
 880         teqeq   r3, #1                          @ success?
 881         beq     1b                              @ if no then retry
 882         smp_dmb arm
 883         rsbs    r0, r3, #0                      @ set returned val and C flag
 884         ldmfd   sp!, {r4, r5, r6, r7}
 885         usr_ret lr
 886
 887 #elif !defined(CONFIG_SMP)
 888
 889 #ifdef CONFIG_MMU
 890
 891         /*
 892          * The only thing that can break atomicity in this cmpxchg64
 893          * implementation is either an IRQ or a data abort exception
 894          * causing another process/thread to be scheduled in the middle of
 895          * the critical sequence.  The same strategy as for cmpxchg is used.
 896          */
 897         stmfd   sp!, {r4, r5, r6, lr}
 898         ldmia   r0, {r4, r5}                    @ load old val
 899         ldmia   r1, {r6, lr}                    @ load new val
 900 1:      ldmia   r2, {r0, r1}                    @ load current val
 901         eors    r3, r0, r4                      @ compare with oldval (1)
 902         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 903 2:      stmeqia r2, {r6, lr}                    @ store newval if eq
 904         rsbs    r0, r3, #0                      @ set return val and C flag
 905         ldmfd   sp!, {r4, r5, r6, pc}
 906
 907         .text
 908 kuser_cmpxchg64_fixup:
 909         @ Called from kuser_cmpxchg_fixup.
 910         @ r4 = address of interrupted insn (must be preserved).
 911         @ sp = saved regs. r7 and r8 are clobbered.
 912         @ 1b = first critical insn, 2b = last critical insn.
 913         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 914         mov     r7, #0xffff0fff
 915         sub     r7, r7, #(0xffff0fff - (0xffff0f60 + (1b - __kuser_cmpxchg64)))
 916         subs    r8, r4, r7
 917         rsbcss  r8, r8, #(2b - 1b)
 918         strcs   r7, [sp, #S_PC]
 919 #if __LINUX_ARM_ARCH__ < 6
 920         bcc     kuser_cmpxchg32_fixup
 921 #endif
 922         ret     lr
 923         .previous
 924
 925 #else
 926 #warning "NPTL on non MMU needs fixing"
 927         mov     r0, #-1
 928         adds    r0, r0, #0
 929         usr_ret lr
 930 #endif
 931
 932 #else
 933 #error "incoherent kernel configuration"
 934 #endif
 935
 936         kuser_pad __kuser_cmpxchg64, 64
 937
 938 __kuser_memory_barrier:                         @ 0xffff0fa0
 939         smp_dmb arm
 940         usr_ret lr
 941
 942         kuser_pad __kuser_memory_barrier, 32
 943
 944 __kuser_cmpxchg:                                @ 0xffff0fc0
 945
 946 #if __LINUX_ARM_ARCH__ < 6
 947
 948 #ifdef CONFIG_MMU
 949
 950         /*
 951          * The only thing that can break atomicity in this cmpxchg
 952          * implementation is either an IRQ or a data abort exception
 953          * causing another process/thread to be scheduled in the middle
 954          * of the critical sequence.  To prevent this, code is added to
 955          * the IRQ and data abort exception handlers to set the pc back
 956          * to the beginning of the critical section if it is found to be
 957          * within that critical section (see kuser_cmpxchg_fixup).
 958          */
 959 1:      ldr     r3, [r2]                        @ load current val
 960         subs    r3, r3, r0                      @ compare with oldval
 961 2:      streq   r1, [r2]                        @ store newval if eq
 962         rsbs    r0, r3, #0                      @ set return val and C flag
 963         usr_ret lr
 964
 965         .text
 966 kuser_cmpxchg32_fixup:
 967         @ Called from kuser_cmpxchg_check macro.
 968         @ r4 = address of interrupted insn (must be preserved).
 969         @ sp = saved regs. r7 and r8 are clobbered.
 970         @ 1b = first critical insn, 2b = last critical insn.
 971         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 972         mov     r7, #0xffff0fff
 973         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 974         subs    r8, r4, r7
 975         rsbcss  r8, r8, #(2b - 1b)
 976         strcs   r7, [sp, #S_PC]
 977         ret     lr
 978         .previous
 979
 980 #else
 981 #warning "NPTL on non MMU needs fixing"
 982         mov     r0, #-1
 983         adds    r0, r0, #0
 984         usr_ret lr
 985 #endif
 986
 987 #else
 988
 989         smp_dmb arm
 990 1:      ldrex   r3, [r2]
 991         subs    r3, r3, r0
 992         strexeq r3, r1, [r2]
 993         teqeq   r3, #1
 994         beq     1b
 995         rsbs    r0, r3, #0
 996         /* beware -- each __kuser slot must be 8 instructions max */
 997         ALT_SMP(b       __kuser_memory_barrier)
 998         ALT_UP(usr_ret  lr)
 999
1000 #endif
1001
1002         kuser_pad __kuser_cmpxchg, 32
1003
1004 __kuser_get_tls:                                @ 0xffff0fe0
1005         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
1006         usr_ret lr
1007         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
1008         kuser_pad __kuser_get_tls, 16
1009         .rep    3
1010         .word   0                       @ 0xffff0ff0 software TLS value, then
1011         .endr                           @ pad up to __kuser_helper_version
1012
1013 __kuser_helper_version:                         @ 0xffff0ffc
1014         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
1015
1016         .globl  __kuser_helper_end
1017 __kuser_helper_end:
1018
1019 #endif
1020
1021  THUMB( .thumb  )
1022
1023 /*
1024  * Vector stubs.
1025  *
1026  * This code is copied to 0xffff1000 so we can use branches in the
1027  * vectors, rather than ldr's.  Note that this code must not exceed
1028  * a page size.
1029  *
1030  * Common stub entry macro:
1031  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1032  *
1033  * SP points to a minimal amount of processor-private memory, the address
1034  * of which is copied into r0 for the mode specific abort handler.
1035  */
1036         .macro  vector_stub, name, mode, correction=0
1037         .align  5
1038
1039 vector_\name:
1040         .if \correction
1041         sub     lr, lr, #\correction
1042         .endif
1043
1044         @
1045         @ Save r0, lr_<exception> (parent PC) and spsr_<exception>
1046         @ (parent CPSR)
1047         @
1048         stmia   sp, {r0, lr}            @ save r0, lr
1049         mrs     lr, spsr
1050         str     lr, [sp, #8]            @ save spsr
1051
1052         @
1053         @ Prepare for SVC32 mode.  IRQs remain disabled.
1054         @
1055         mrs     r0, cpsr
1056         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
1057         msr     spsr_cxsf, r0
1058
1059         @
1060         @ the branch table must immediately follow this code
1061         @
1062         and     lr, lr, #0x0f
1063  THUMB( adr     r0, 1f                  )
1064  THUMB( ldr     lr, [r0, lr, lsl #2]    )
1065         mov     r0, sp
1066  ARM(   ldr     lr, [pc, lr, lsl #2]    )
1067         movs    pc, lr                  @ branch to handler in SVC mode
1068 ENDPROC(vector_\name)
1069
1070         .align  2
1071         @ handler addresses follow this label
1072 1:
1073         .endm
1074
1075         .section .stubs, "ax", %progbits
1076 __stubs_start:
1077         @ This must be the first word
1078         .word   vector_swi
1079
1080 vector_rst:
1081  ARM(   swi     SYS_ERROR0      )
1082  THUMB( svc     #0              )
1083  THUMB( nop                     )
1084         b       vector_und
1085
1086 /*
1087  * Interrupt dispatcher
1088  */
1089         vector_stub     irq, IRQ_MODE, 4
1090
1091         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1092         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1093         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1094         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1095         .long   __irq_invalid                   @  4
1096         .long   __irq_invalid                   @  5
1097         .long   __irq_invalid                   @  6
1098         .long   __irq_invalid                   @  7
1099         .long   __irq_invalid                   @  8
1100         .long   __irq_invalid                   @  9
1101         .long   __irq_invalid                   @  a
1102         .long   __irq_invalid                   @  b
1103         .long   __irq_invalid                   @  c
1104         .long   __irq_invalid                   @  d
1105         .long   __irq_invalid                   @  e
1106         .long   __irq_invalid                   @  f
1107
1108 /*
1109  * Data abort dispatcher
1110  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1111  */
1112         vector_stub     dabt, ABT_MODE, 8
1113
1114         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1115         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1116         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1117         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1118         .long   __dabt_invalid                  @  4
1119         .long   __dabt_invalid                  @  5
1120         .long   __dabt_invalid                  @  6
1121         .long   __dabt_invalid                  @  7
1122         .long   __dabt_invalid                  @  8
1123         .long   __dabt_invalid                  @  9
1124         .long   __dabt_invalid                  @  a
1125         .long   __dabt_invalid                  @  b
1126         .long   __dabt_invalid                  @  c
1127         .long   __dabt_invalid                  @  d
1128         .long   __dabt_invalid                  @  e
1129         .long   __dabt_invalid                  @  f
1130
1131 /*
1132  * Prefetch abort dispatcher
1133  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1134  */
1135         vector_stub     pabt, ABT_MODE, 4
1136
1137         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1138         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1139         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1140         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1141         .long   __pabt_invalid                  @  4
1142         .long   __pabt_invalid                  @  5
1143         .long   __pabt_invalid                  @  6
1144         .long   __pabt_invalid                  @  7
1145         .long   __pabt_invalid                  @  8
1146         .long   __pabt_invalid                  @  9
1147         .long   __pabt_invalid                  @  a
1148         .long   __pabt_invalid                  @  b
1149         .long   __pabt_invalid                  @  c
1150         .long   __pabt_invalid                  @  d
1151         .long   __pabt_invalid                  @  e
1152         .long   __pabt_invalid                  @  f
1153
1154 /*
1155  * Undef instr entry dispatcher
1156  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1157  */
1158         vector_stub     und, UND_MODE
1159
1160         .long   __und_usr                       @  0 (USR_26 / USR_32)
1161         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1162         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1163         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1164         .long   __und_invalid                   @  4
1165         .long   __und_invalid                   @  5
1166         .long   __und_invalid                   @  6
1167         .long   __und_invalid                   @  7
1168         .long   __und_invalid                   @  8
1169         .long   __und_invalid                   @  9
1170         .long   __und_invalid                   @  a
1171         .long   __und_invalid                   @  b
1172         .long   __und_invalid                   @  c
1173         .long   __und_invalid                   @  d
1174         .long   __und_invalid                   @  e
1175         .long   __und_invalid                   @  f
1176
1177         .align  5
1178
1179 /*=============================================================================
1180  * Address exception handler
1181  *-----------------------------------------------------------------------------
1182  * These aren't too critical.
1183  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1184  */
1185
1186 vector_addrexcptn:
1187         b       vector_addrexcptn
1188
1189 /*=============================================================================
1190  * FIQ "NMI" handler
1191  *-----------------------------------------------------------------------------
1192  * Handle a FIQ using the SVC stack allowing FIQ act like NMI on x86
1193  * systems.
1194  */
1195         vector_stub     fiq, FIQ_MODE, 4
1196
1197         .long   __fiq_usr                       @  0  (USR_26 / USR_32)
1198         .long   __fiq_svc                       @  1  (FIQ_26 / FIQ_32)
1199         .long   __fiq_svc                       @  2  (IRQ_26 / IRQ_32)
1200         .long   __fiq_svc                       @  3  (SVC_26 / SVC_32)
1201         .long   __fiq_svc                       @  4
1202         .long   __fiq_svc                       @  5
1203         .long   __fiq_svc                       @  6
1204         .long   __fiq_abt                       @  7
1205         .long   __fiq_svc                       @  8
1206         .long   __fiq_svc                       @  9
1207         .long   __fiq_svc                       @  a
1208         .long   __fiq_svc                       @  b
1209         .long   __fiq_svc                       @  c
1210         .long   __fiq_svc                       @  d
1211         .long   __fiq_svc                       @  e
1212         .long   __fiq_svc                       @  f
1213
1214         .globl  vector_fiq_offset
1215         .equ    vector_fiq_offset, vector_fiq
1216
1217         .section .vectors, "ax", %progbits
1218 __vectors_start:
1219         W(b)    vector_rst
1220         W(b)    vector_und
1221         W(ldr)  pc, __vectors_start + 0x1000
1222         W(b)    vector_pabt
1223         W(b)    vector_dabt
1224         W(b)    vector_addrexcptn
1225         W(b)    vector_irq
1226         W(b)    vector_fiq
1227
1228         .data
1229
1230         .globl  cr_alignment
1231 cr_alignment:
1232         .space  4
1233
1234 #ifdef CONFIG_MULTI_IRQ_HANDLER
1235         .globl  handle_arch_irq
1236 handle_arch_irq:
1237         .space  4
1238 #endif