kernel/arch/arm/kernel/entry-armv.S

   1 /*
   2  *  linux/arch/arm/kernel/entry-armv.S
   3  *
   4  *  Copyright (C) 1996,1997,1998 Russell King.
   5  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   6  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  *  Low-level vector interface routines
  13  *
  14  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  15  *  that causes it to save wrong values...  Be aware!
  16  */
  17
  18 #include <linux/init.h>
  19
  20 #include <asm/assembler.h>
  21 #include <asm/memory.h>
  22 #include <asm/glue-df.h>
  23 #include <asm/glue-pf.h>
  24 #include <asm/vfpmacros.h>
  25 #ifndef CONFIG_MULTI_IRQ_HANDLER
  26 #include <mach/entry-macro.S>
  27 #endif
  28 #include <asm/thread_notify.h>
  29 #include <asm/unwind.h>
  30 #include <asm/unistd.h>
  31 #include <asm/tls.h>
  32 #include <asm/system_info.h>
  33
  34 #include "entry-header.S"
  35 #include <asm/entry-macro-multi.S>
  36 #include <asm/probes.h>
  37
  38 /*
  39  * Interrupt handling.
  40  */
  41         .macro  irq_handler
  42 #ifdef CONFIG_MULTI_IRQ_HANDLER
  43         ldr     r1, =handle_arch_irq
  44         mov     r0, sp
  45         badr    lr, 9997f
  46         ldr     pc, [r1]
  47 #else
  48         arch_irq_handler_default
  49 #endif
  50 9997:
  51         .endm
  52
  53         .macro  pabt_helper
  54         @ PABORT handler takes pt_regs in r2, fault address in r4 and psr in r5
  55 #ifdef MULTI_PABORT
  56         ldr     ip, .LCprocfns
  57         mov     lr, pc
  58         ldr     pc, [ip, #PROCESSOR_PABT_FUNC]
  59 #else
  60         bl      CPU_PABORT_HANDLER
  61 #endif
  62         .endm
  63
  64         .macro  dabt_helper
  65
  66         @
  67         @ Call the processor-specific abort handler:
  68         @
  69         @  r2 - pt_regs
  70         @  r4 - aborted context pc
  71         @  r5 - aborted context psr
  72         @
  73         @ The abort handler must return the aborted address in r0, and
  74         @ the fault status register in r1.  r9 must be preserved.
  75         @
  76 #ifdef MULTI_DABORT
  77         ldr     ip, .LCprocfns
  78         mov     lr, pc
  79         ldr     pc, [ip, #PROCESSOR_DABT_FUNC]
  80 #else
  81         bl      CPU_DABORT_HANDLER
  82 #endif
  83         .endm
  84
  85 #ifdef CONFIG_KPROBES
  86         .section        .kprobes.text,"ax",%progbits
  87 #else
  88         .text
  89 #endif
  90
  91 /*
  92  * Invalid mode handlers
  93  */
  94         .macro  inv_entry, reason
  95         sub     sp, sp, #S_FRAME_SIZE
  96  ARM(   stmib   sp, {r1 - lr}           )
  97  THUMB( stmia   sp, {r0 - r12}          )
  98  THUMB( str     sp, [sp, #S_SP]         )
  99  THUMB( str     lr, [sp, #S_LR]         )
 100         mov     r1, #\reason
 101         .endm
 102
 103 __pabt_invalid:
 104         inv_entry BAD_PREFETCH
 105         b       common_invalid
 106 ENDPROC(__pabt_invalid)
 107
 108 __dabt_invalid:
 109         inv_entry BAD_DATA
 110         b       common_invalid
 111 ENDPROC(__dabt_invalid)
 112
 113 __irq_invalid:
 114         inv_entry BAD_IRQ
 115         b       common_invalid
 116 ENDPROC(__irq_invalid)
 117
 118 __und_invalid:
 119         inv_entry BAD_UNDEFINSTR
 120
 121         @
 122         @ XXX fall through to common_invalid
 123         @
 124
 125 @
 126 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 127 @
 128 common_invalid:
 129         zero_fp
 130
 131         ldmia   r0, {r4 - r6}
 132         add     r0, sp, #S_PC           @ here for interlock avoidance
 133         mov     r7, #-1                 @  ""   ""    ""        ""
 134         str     r4, [sp]                @ save preserved r0
 135         stmia   r0, {r5 - r7}           @ lr_<exception>,
 136                                         @ cpsr_<exception>, "old_r0"
 137
 138         mov     r0, sp
 139         b       bad_mode
 140 ENDPROC(__und_invalid)
 141
 142 /*
 143  * SVC mode handlers
 144  */
 145
 146 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 147 #define SPFIX(code...) code
 148 #else
 149 #define SPFIX(code...)
 150 #endif
 151
 152         .macro  svc_entry, stack_hole=0, trace=1, uaccess=1
 153  UNWIND(.fnstart                )
 154  UNWIND(.save {r0 - pc}         )
 155         sub     sp, sp, #(S_FRAME_SIZE + 8 + \stack_hole - 4)
 156 #ifdef CONFIG_THUMB2_KERNEL
 157  SPFIX( str     r0, [sp]        )       @ temporarily saved
 158  SPFIX( mov     r0, sp          )
 159  SPFIX( tst     r0, #4          )       @ test original stack alignment
 160  SPFIX( ldr     r0, [sp]        )       @ restored
 161 #else
 162  SPFIX( tst     sp, #4          )
 163 #endif
 164  SPFIX( subeq   sp, sp, #4      )
 165         stmia   sp, {r1 - r12}
 166
 167         ldmia   r0, {r3 - r5}
 168         add     r7, sp, #S_SP - 4       @ here for interlock avoidance
 169         mov     r6, #-1                 @  ""  ""      ""       ""
 170         add     r2, sp, #(S_FRAME_SIZE + 8 + \stack_hole - 4)
 171  SPFIX( addeq   r2, r2, #4      )
 172         str     r3, [sp, #-4]!          @ save the "real" r0 copied
 173                                         @ from the exception stack
 174
 175         mov     r3, lr
 176
 177         @
 178         @ We are now ready to fill in the remaining blanks on the stack:
 179         @
 180         @  r2 - sp_svc
 181         @  r3 - lr_svc
 182         @  r4 - lr_<exception>, already fixed up for correct return/restart
 183         @  r5 - spsr_<exception>
 184         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 185         @
 186         stmia   r7, {r2 - r6}
 187
 188         uaccess_save r0
 189         .if \uaccess
 190         uaccess_disable r0
 191         .endif
 192
 193         .if \trace
 194 #ifdef CONFIG_TRACE_IRQFLAGS
 195         bl      trace_hardirqs_off
 196 #endif
 197         .endif
 198         .endm
 199
 200         .align  5
 201 __dabt_svc:
 202         svc_entry uaccess=0
 203         mov     r2, sp
 204         dabt_helper
 205  THUMB( ldr     r5, [sp, #S_PSR]        )       @ potentially updated CPSR
 206         svc_exit r5                             @ return from exception
 207  UNWIND(.fnend          )
 208 ENDPROC(__dabt_svc)
 209
 210         .align  5
 211 __irq_svc:
 212         svc_entry
 213         irq_handler
 214
 215 #ifdef CONFIG_PREEMPT
 216         get_thread_info tsk
 217         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 218         teq     r8, #0                          @ if preempt count != 0
 219         bne     1f                              @ return from exeption
 220         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 221         tst     r0, #_TIF_NEED_RESCHED          @ if NEED_RESCHED is set
 222         blne    svc_preempt                     @ preempt!
 223
 224         ldr     r8, [tsk, #TI_PREEMPT_LAZY]     @ get preempt lazy count
 225         teq     r8, #0                          @ if preempt lazy count != 0
 226         movne   r0, #0                          @ force flags to 0
 227         tst     r0, #_TIF_NEED_RESCHED_LAZY
 228         blne    svc_preempt
 229 1:
 230 #endif
 231
 232         svc_exit r5, irq = 1                    @ return from exception
 233  UNWIND(.fnend          )
 234 ENDPROC(__irq_svc)
 235
 236         .ltorg
 237
 238 #ifdef CONFIG_PREEMPT
 239 svc_preempt:
 240         mov     r8, lr
 241 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 242         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 243         tst     r0, #_TIF_NEED_RESCHED
 244         bne     1b
 245         tst     r0, #_TIF_NEED_RESCHED_LAZY
 246         reteq   r8                              @ go again
 247         ldr     r0, [tsk, #TI_PREEMPT_LAZY]     @ get preempt lazy count
 248         teq     r0, #0                          @ if preempt lazy count != 0
 249         beq     1b
 250         ret     r8                              @ go again
 251
 252 #endif
 253
 254 __und_fault:
 255         @ Correct the PC such that it is pointing at the instruction
 256         @ which caused the fault.  If the faulting instruction was ARM
 257         @ the PC will be pointing at the next instruction, and have to
 258         @ subtract 4.  Otherwise, it is Thumb, and the PC will be
 259         @ pointing at the second half of the Thumb instruction.  We
 260         @ have to subtract 2.
 261         ldr     r2, [r0, #S_PC]
 262         sub     r2, r2, r1
 263         str     r2, [r0, #S_PC]
 264         b       do_undefinstr
 265 ENDPROC(__und_fault)
 266
 267         .align  5
 268 __und_svc:
 269 #ifdef CONFIG_KPROBES
 270         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 271         @ it obviously needs free stack space which then will belong to
 272         @ the saved context.
 273         svc_entry MAX_STACK_SIZE
 274 #else
 275         svc_entry
 276 #endif
 277         @
 278         @ call emulation code, which returns using r9 if it has emulated
 279         @ the instruction, or the more conventional lr if we are to treat
 280         @ this as a real undefined instruction
 281         @
 282         @  r0 - instruction
 283         @
 284 #ifndef CONFIG_THUMB2_KERNEL
 285         ldr     r0, [r4, #-4]
 286 #else
 287         mov     r1, #2
 288         ldrh    r0, [r4, #-2]                   @ Thumb instruction at LR - 2
 289         cmp     r0, #0xe800                     @ 32-bit instruction if xx >= 0
 290         blo     __und_svc_fault
 291         ldrh    r9, [r4]                        @ bottom 16 bits
 292         add     r4, r4, #2
 293         str     r4, [sp, #S_PC]
 294         orr     r0, r9, r0, lsl #16
 295 #endif
 296         badr    r9, __und_svc_finish
 297         mov     r2, r4
 298         bl      call_fpe
 299
 300         mov     r1, #4                          @ PC correction to apply
 301 __und_svc_fault:
 302         mov     r0, sp                          @ struct pt_regs *regs
 303         bl      __und_fault
 304
 305 __und_svc_finish:
 306         ldr     r5, [sp, #S_PSR]                @ Get SVC cpsr
 307         svc_exit r5                             @ return from exception
 308  UNWIND(.fnend          )
 309 ENDPROC(__und_svc)
 310
 311         .align  5
 312 __pabt_svc:
 313         svc_entry
 314         mov     r2, sp                          @ regs
 315         pabt_helper
 316         svc_exit r5                             @ return from exception
 317  UNWIND(.fnend          )
 318 ENDPROC(__pabt_svc)
 319
 320         .align  5
 321 __fiq_svc:
 322         svc_entry trace=0
 323         mov     r0, sp                          @ struct pt_regs *regs
 324         bl      handle_fiq_as_nmi
 325         svc_exit_via_fiq
 326  UNWIND(.fnend          )
 327 ENDPROC(__fiq_svc)
 328
 329         .align  5
 330 .LCcralign:
 331         .word   cr_alignment
 332 #ifdef MULTI_DABORT
 333 .LCprocfns:
 334         .word   processor
 335 #endif
 336 .LCfp:
 337         .word   fp_enter
 338
 339 /*
 340  * Abort mode handlers
 341  */
 342
 343 @
 344 @ Taking a FIQ in abort mode is similar to taking a FIQ in SVC mode
 345 @ and reuses the same macros. However in abort mode we must also
 346 @ save/restore lr_abt and spsr_abt to make nested aborts safe.
 347 @
 348         .align 5
 349 __fiq_abt:
 350         svc_entry trace=0
 351
 352  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 353  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 354  THUMB( msr     cpsr_c, r0 )
 355         mov     r1, lr          @ Save lr_abt
 356         mrs     r2, spsr        @ Save spsr_abt, abort is now safe
 357  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 358  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 359  THUMB( msr     cpsr_c, r0 )
 360         stmfd   sp!, {r1 - r2}
 361
 362         add     r0, sp, #8                      @ struct pt_regs *regs
 363         bl      handle_fiq_as_nmi
 364
 365         ldmfd   sp!, {r1 - r2}
 366  ARM(   msr     cpsr_c, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 367  THUMB( mov     r0, #ABT_MODE | PSR_I_BIT | PSR_F_BIT )
 368  THUMB( msr     cpsr_c, r0 )
 369         mov     lr, r1          @ Restore lr_abt, abort is unsafe
 370         msr     spsr_cxsf, r2   @ Restore spsr_abt
 371  ARM(   msr     cpsr_c, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 372  THUMB( mov     r0, #SVC_MODE | PSR_I_BIT | PSR_F_BIT )
 373  THUMB( msr     cpsr_c, r0 )
 374
 375         svc_exit_via_fiq
 376  UNWIND(.fnend          )
 377 ENDPROC(__fiq_abt)
 378
 379 /*
 380  * User mode handlers
 381  *
 382  * EABI note: sp_svc is always 64-bit aligned here, so should S_FRAME_SIZE
 383  */
 384
 385 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (S_FRAME_SIZE & 7)
 386 #error "sizeof(struct pt_regs) must be a multiple of 8"
 387 #endif
 388
 389         .macro  usr_entry, trace=1, uaccess=1
 390  UNWIND(.fnstart        )
 391  UNWIND(.cantunwind     )       @ don't unwind the user space
 392         sub     sp, sp, #S_FRAME_SIZE
 393  ARM(   stmib   sp, {r1 - r12}  )
 394  THUMB( stmia   sp, {r0 - r12}  )
 395
 396  ATRAP( mrc     p15, 0, r7, c1, c0, 0)
 397  ATRAP( ldr     r8, .LCcralign)
 398
 399         ldmia   r0, {r3 - r5}
 400         add     r0, sp, #S_PC           @ here for interlock avoidance
 401         mov     r6, #-1                 @  ""  ""     ""        ""
 402
 403         str     r3, [sp]                @ save the "real" r0 copied
 404                                         @ from the exception stack
 405
 406  ATRAP( ldr     r8, [r8, #0])
 407
 408         @
 409         @ We are now ready to fill in the remaining blanks on the stack:
 410         @
 411         @  r4 - lr_<exception>, already fixed up for correct return/restart
 412         @  r5 - spsr_<exception>
 413         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 414         @
 415         @ Also, separately save sp_usr and lr_usr
 416         @
 417         stmia   r0, {r4 - r6}
 418  ARM(   stmdb   r0, {sp, lr}^                   )
 419  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 420
 421         .if \uaccess
 422         uaccess_disable ip
 423         .endif
 424
 425         @ Enable the alignment trap while in kernel mode
 426  ATRAP( teq     r8, r7)
 427  ATRAP( mcrne   p15, 0, r8, c1, c0, 0)
 428
 429         @
 430         @ Clear FP to mark the first stack frame
 431         @
 432         zero_fp
 433
 434         .if     \trace
 435 #ifdef CONFIG_TRACE_IRQFLAGS
 436         bl      trace_hardirqs_off
 437 #endif
 438         ct_user_exit save = 0
 439         .endif
 440         .endm
 441
 442         .macro  kuser_cmpxchg_check
 443 #if !defined(CONFIG_CPU_32v6K) && defined(CONFIG_KUSER_HELPERS)
 444 #ifndef CONFIG_MMU
 445 #warning "NPTL on non MMU needs fixing"
 446 #else
 447         @ Make sure our user space atomic helper is restarted
 448         @ if it was interrupted in a critical region.  Here we
 449         @ perform a quick test inline since it should be false
 450         @ 99.9999% of the time.  The rest is done out of line.
 451         cmp     r4, #TASK_SIZE
 452         blhs    kuser_cmpxchg64_fixup
 453 #endif
 454 #endif
 455         .endm
 456
 457         .align  5
 458 __dabt_usr:
 459         usr_entry uaccess=0
 460         kuser_cmpxchg_check
 461         mov     r2, sp
 462         dabt_helper
 463         b       ret_from_exception
 464  UNWIND(.fnend          )
 465 ENDPROC(__dabt_usr)
 466
 467         .align  5
 468 __irq_usr:
 469         usr_entry
 470         kuser_cmpxchg_check
 471         irq_handler
 472         get_thread_info tsk
 473         mov     why, #0
 474         b       ret_to_user_from_irq
 475  UNWIND(.fnend          )
 476 ENDPROC(__irq_usr)
 477
 478         .ltorg
 479
 480         .align  5
 481 __und_usr:
 482         usr_entry uaccess=0
 483
 484         mov     r2, r4
 485         mov     r3, r5
 486
 487         @ r2 = regs->ARM_pc, which is either 2 or 4 bytes ahead of the
 488         @      faulting instruction depending on Thumb mode.
 489         @ r3 = regs->ARM_cpsr
 490         @
 491         @ The emulation code returns using r9 if it has emulated the
 492         @ instruction, or the more conventional lr if we are to treat
 493         @ this as a real undefined instruction
 494         @
 495         badr    r9, ret_from_exception
 496
 497         @ IRQs must be enabled before attempting to read the instruction from
 498         @ user space since that could cause a page/translation fault if the
 499         @ page table was modified by another CPU.
 500         enable_irq
 501
 502         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 503         bne     __und_usr_thumb
 504         sub     r4, r2, #4                      @ ARM instr at LR - 4
 505 1:      ldrt    r0, [r4]
 506  ARM_BE8(rev    r0, r0)                         @ little endian instruction
 507
 508         uaccess_disable ip
 509
 510         @ r0 = 32-bit ARM instruction which caused the exception
 511         @ r2 = PC value for the following instruction (:= regs->ARM_pc)
 512         @ r4 = PC value for the faulting instruction
 513         @ lr = 32-bit undefined instruction function
 514         badr    lr, __und_usr_fault_32
 515         b       call_fpe
 516
 517 __und_usr_thumb:
 518         @ Thumb instruction
 519         sub     r4, r2, #2                      @ First half of thumb instr at LR - 2
 520 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 521 /*
 522  * Thumb-2 instruction handling.  Note that because pre-v6 and >= v6 platforms
 523  * can never be supported in a single kernel, this code is not applicable at
 524  * all when __LINUX_ARM_ARCH__ < 6.  This allows simplifying assumptions to be
 525  * made about .arch directives.
 526  */
 527 #if __LINUX_ARM_ARCH__ < 7
 528 /* If the target CPU may not be Thumb-2-capable, a run-time check is needed: */
 529 #define NEED_CPU_ARCHITECTURE
 530         ldr     r5, .LCcpu_architecture
 531         ldr     r5, [r5]
 532         cmp     r5, #CPU_ARCH_ARMv7
 533         blo     __und_usr_fault_16              @ 16bit undefined instruction
 534 /*
 535  * The following code won't get run unless the running CPU really is v7, so
 536  * coding round the lack of ldrht on older arches is pointless.  Temporarily
 537  * override the assembler target arch with the minimum required instead:
 538  */
 539         .arch   armv6t2
 540 #endif
 541 2:      ldrht   r5, [r4]
 542 ARM_BE8(rev16   r5, r5)                         @ little endian instruction
 543         cmp     r5, #0xe800                     @ 32bit instruction if xx != 0
 544         blo     __und_usr_fault_16_pan          @ 16bit undefined instruction
 545 3:      ldrht   r0, [r2]
 546 ARM_BE8(rev16   r0, r0)                         @ little endian instruction
 547         uaccess_disable ip
 548         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 549         str     r2, [sp, #S_PC]                 @ it's a 2x16bit instr, update
 550         orr     r0, r0, r5, lsl #16
 551         badr    lr, __und_usr_fault_32
 552         @ r0 = the two 16-bit Thumb instructions which caused the exception
 553         @ r2 = PC value for the following Thumb instruction (:= regs->ARM_pc)
 554         @ r4 = PC value for the first 16-bit Thumb instruction
 555         @ lr = 32bit undefined instruction function
 556
 557 #if __LINUX_ARM_ARCH__ < 7
 558 /* If the target arch was overridden, change it back: */
 559 #ifdef CONFIG_CPU_32v6K
 560         .arch   armv6k
 561 #else
 562         .arch   armv6
 563 #endif
 564 #endif /* __LINUX_ARM_ARCH__ < 7 */
 565 #else /* !(CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7) */
 566         b       __und_usr_fault_16
 567 #endif
 568  UNWIND(.fnend)
 569 ENDPROC(__und_usr)
 570
 571 /*
 572  * The out of line fixup for the ldrt instructions above.
 573  */
 574         .pushsection .text.fixup, "ax"
 575         .align  2
 576 4:      str     r4, [sp, #S_PC]                 @ retry current instruction
 577         ret     r9
 578         .popsection
 579         .pushsection __ex_table,"a"
 580         .long   1b, 4b
 581 #if CONFIG_ARM_THUMB && __LINUX_ARM_ARCH__ >= 6 && CONFIG_CPU_V7
 582         .long   2b, 4b
 583         .long   3b, 4b
 584 #endif
 585         .popsection
 586
 587 /*
 588  * Check whether the instruction is a co-processor instruction.
 589  * If yes, we need to call the relevant co-processor handler.
 590  *
 591  * Note that we don't do a full check here for the co-processor
 592  * instructions; all instructions with bit 27 set are well
 593  * defined.  The only instructions that should fault are the
 594  * co-processor instructions.  However, we have to watch out
 595  * for the ARM6/ARM7 SWI bug.
 596  *
 597  * NEON is a special case that has to be handled here. Not all
 598  * NEON instructions are co-processor instructions, so we have
 599  * to make a special case of checking for them. Plus, there's
 600  * five groups of them, so we have a table of mask/opcode pairs
 601  * to check against, and if any match then we branch off into the
 602  * NEON handler code.
 603  *
 604  * Emulators may wish to make use of the following registers:
 605  *  r0  = instruction opcode (32-bit ARM or two 16-bit Thumb)
 606  *  r2  = PC value to resume execution after successful emulation
 607  *  r9  = normal "successful" return address
 608  *  r10 = this threads thread_info structure
 609  *  lr  = unrecognised instruction return address
 610  * IRQs enabled, FIQs enabled.
 611  */
 612         @
 613         @ Fall-through from Thumb-2 __und_usr
 614         @
 615 #ifdef CONFIG_NEON
 616         get_thread_info r10                     @ get current thread
 617         adr     r6, .LCneon_thumb_opcodes
 618         b       2f
 619 #endif
 620 call_fpe:
 621         get_thread_info r10                     @ get current thread
 622 #ifdef CONFIG_NEON
 623         adr     r6, .LCneon_arm_opcodes
 624 2:      ldr     r5, [r6], #4                    @ mask value
 625         ldr     r7, [r6], #4                    @ opcode bits matching in mask
 626         cmp     r5, #0                          @ end mask?
 627         beq     1f
 628         and     r8, r0, r5
 629         cmp     r8, r7                          @ NEON instruction?
 630         bne     2b
 631         mov     r7, #1
 632         strb    r7, [r10, #TI_USED_CP + 10]     @ mark CP#10 as used
 633         strb    r7, [r10, #TI_USED_CP + 11]     @ mark CP#11 as used
 634         b       do_vfp                          @ let VFP handler handle this
 635 1:
 636 #endif
 637         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 638         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 639         reteq   lr
 640         and     r8, r0, #0x00000f00             @ mask out CP number
 641  THUMB( lsr     r8, r8, #8              )
 642         mov     r7, #1
 643         add     r6, r10, #TI_USED_CP
 644  ARM(   strb    r7, [r6, r8, lsr #8]    )       @ set appropriate used_cp[]
 645  THUMB( strb    r7, [r6, r8]            )       @ set appropriate used_cp[]
 646 #ifdef CONFIG_IWMMXT
 647         @ Test if we need to give access to iWMMXt coprocessors
 648         ldr     r5, [r10, #TI_FLAGS]
 649         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 650         movcss  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 651         bcs     iwmmxt_task_enable
 652 #endif
 653  ARM(   add     pc, pc, r8, lsr #6      )
 654  THUMB( lsl     r8, r8, #2              )
 655  THUMB( add     pc, r8                  )
 656         nop
 657
 658         ret.w   lr                              @ CP#0
 659         W(b)    do_fpe                          @ CP#1 (FPE)
 660         W(b)    do_fpe                          @ CP#2 (FPE)
 661         ret.w   lr                              @ CP#3
 662 #ifdef CONFIG_CRUNCH
 663         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 664         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 665         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 666 #else
 667         ret.w   lr                              @ CP#4
 668         ret.w   lr                              @ CP#5
 669         ret.w   lr                              @ CP#6
 670 #endif
 671         ret.w   lr                              @ CP#7
 672         ret.w   lr                              @ CP#8
 673         ret.w   lr                              @ CP#9
 674 #ifdef CONFIG_VFP
 675         W(b)    do_vfp                          @ CP#10 (VFP)
 676         W(b)    do_vfp                          @ CP#11 (VFP)
 677 #else
 678         ret.w   lr                              @ CP#10 (VFP)
 679         ret.w   lr                              @ CP#11 (VFP)
 680 #endif
 681         ret.w   lr                              @ CP#12
 682         ret.w   lr                              @ CP#13
 683         ret.w   lr                              @ CP#14 (Debug)
 684         ret.w   lr                              @ CP#15 (Control)
 685
 686 #ifdef NEED_CPU_ARCHITECTURE
 687         .align  2
 688 .LCcpu_architecture:
 689         .word   __cpu_architecture
 690 #endif
 691
 692 #ifdef CONFIG_NEON
 693         .align  6
 694
 695 .LCneon_arm_opcodes:
 696         .word   0xfe000000                      @ mask
 697         .word   0xf2000000                      @ opcode
 698
 699         .word   0xff100000                      @ mask
 700         .word   0xf4000000                      @ opcode
 701
 702         .word   0x00000000                      @ mask
 703         .word   0x00000000                      @ opcode
 704
 705 .LCneon_thumb_opcodes:
 706         .word   0xef000000                      @ mask
 707         .word   0xef000000                      @ opcode
 708
 709         .word   0xff100000                      @ mask
 710         .word   0xf9000000                      @ opcode
 711
 712         .word   0x00000000                      @ mask
 713         .word   0x00000000                      @ opcode
 714 #endif
 715
 716 do_fpe:
 717         ldr     r4, .LCfp
 718         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 719         ldr     pc, [r4]                        @ Call FP module USR entry point
 720
 721 /*
 722  * The FP module is called with these registers set:
 723  *  r0  = instruction
 724  *  r2  = PC+4
 725  *  r9  = normal "successful" return address
 726  *  r10 = FP workspace
 727  *  lr  = unrecognised FP instruction return address
 728  */
 729
 730         .pushsection .data
 731 ENTRY(fp_enter)
 732         .word   no_fp
 733         .popsection
 734
 735 ENTRY(no_fp)
 736         ret     lr
 737 ENDPROC(no_fp)
 738
 739 __und_usr_fault_32:
 740         mov     r1, #4
 741         b       1f
 742 __und_usr_fault_16_pan:
 743         uaccess_disable ip
 744 __und_usr_fault_16:
 745         mov     r1, #2
 746 1:      mov     r0, sp
 747         badr    lr, ret_from_exception
 748         b       __und_fault
 749 ENDPROC(__und_usr_fault_32)
 750 ENDPROC(__und_usr_fault_16)
 751
 752         .align  5
 753 __pabt_usr:
 754         usr_entry
 755         mov     r2, sp                          @ regs
 756         pabt_helper
 757  UNWIND(.fnend          )
 758         /* fall through */
 759 /*
 760  * This is the return code to user mode for abort handlers
 761  */
 762 ENTRY(ret_from_exception)
 763  UNWIND(.fnstart        )
 764  UNWIND(.cantunwind     )
 765         get_thread_info tsk
 766         mov     why, #0
 767         b       ret_to_user
 768  UNWIND(.fnend          )
 769 ENDPROC(__pabt_usr)
 770 ENDPROC(ret_from_exception)
 771
 772         .align  5
 773 __fiq_usr:
 774         usr_entry trace=0
 775         kuser_cmpxchg_check
 776         mov     r0, sp                          @ struct pt_regs *regs
 777         bl      handle_fiq_as_nmi
 778         get_thread_info tsk
 779         restore_user_regs fast = 0, offset = 0
 780  UNWIND(.fnend          )
 781 ENDPROC(__fiq_usr)
 782
 783 /*
 784  * Register switch for ARMv3 and ARMv4 processors
 785  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 786  * previous and next are guaranteed not to be the same.
 787  */
 788 ENTRY(__switch_to)
 789  UNWIND(.fnstart        )
 790  UNWIND(.cantunwind     )
 791         add     ip, r1, #TI_CPU_SAVE
 792  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 793  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 794  THUMB( str     sp, [ip], #4               )
 795  THUMB( str     lr, [ip], #4               )
 796         ldr     r4, [r2, #TI_TP_VALUE]
 797         ldr     r5, [r2, #TI_TP_VALUE + 4]
 798 #ifdef CONFIG_CPU_USE_DOMAINS
 799         mrc     p15, 0, r6, c3, c0, 0           @ Get domain register
 800         str     r6, [r1, #TI_CPU_DOMAIN]        @ Save old domain register
 801         ldr     r6, [r2, #TI_CPU_DOMAIN]
 802 #endif
 803         switch_tls r1, r4, r5, r3, r7
 804 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 805         ldr     r7, [r2, #TI_TASK]
 806         ldr     r8, =__stack_chk_guard
 807         ldr     r7, [r7, #TSK_STACK_CANARY]
 808 #endif
 809 #ifdef CONFIG_CPU_USE_DOMAINS
 810         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 811 #endif
 812         mov     r5, r0
 813         add     r4, r2, #TI_CPU_SAVE
 814         ldr     r0, =thread_notify_head
 815         mov     r1, #THREAD_NOTIFY_SWITCH
 816         bl      atomic_notifier_call_chain
 817 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 818         str     r7, [r8]
 819 #endif
 820  THUMB( mov     ip, r4                     )
 821         mov     r0, r5
 822  ARM(   ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
 823  THUMB( ldmia   ip!, {r4 - sl, fp}         )    @ Load all regs saved previously
 824  THUMB( ldr     sp, [ip], #4               )
 825  THUMB( ldr     pc, [ip]                   )
 826  UNWIND(.fnend          )
 827 ENDPROC(__switch_to)
 828
 829         __INIT
 830
 831 /*
 832  * User helpers.
 833  *
 834  * Each segment is 32-byte aligned and will be moved to the top of the high
 835  * vector page.  New segments (if ever needed) must be added in front of
 836  * existing ones.  This mechanism should be used only for things that are
 837  * really small and justified, and not be abused freely.
 838  *
 839  * See Documentation/arm/kernel_user_helpers.txt for formal definitions.
 840  */
 841  THUMB( .arm    )
 842
 843         .macro  usr_ret, reg
 844 #ifdef CONFIG_ARM_THUMB
 845         bx      \reg
 846 #else
 847         ret     \reg
 848 #endif
 849         .endm
 850
 851         .macro  kuser_pad, sym, size
 852         .if     (. - \sym) & 3
 853         .rept   4 - (. - \sym) & 3
 854         .byte   0
 855         .endr
 856         .endif
 857         .rept   (\size - (. - \sym)) / 4
 858         .word   0xe7fddef1
 859         .endr
 860         .endm
 861
 862 #ifdef CONFIG_KUSER_HELPERS
 863         .align  5
 864         .globl  __kuser_helper_start
 865 __kuser_helper_start:
 866
 867 /*
 868  * Due to the length of some sequences, __kuser_cmpxchg64 spans 2 regular
 869  * kuser "slots", therefore 0xffff0f80 is not used as a valid entry point.
 870  */
 871
 872 __kuser_cmpxchg64:                              @ 0xffff0f60
 873
 874 #if defined(CONFIG_CPU_32v6K)
 875
 876         stmfd   sp!, {r4, r5, r6, r7}
 877         ldrd    r4, r5, [r0]                    @ load old val
 878         ldrd    r6, r7, [r1]                    @ load new val
 879         smp_dmb arm
 880 1:      ldrexd  r0, r1, [r2]                    @ load current val
 881         eors    r3, r0, r4                      @ compare with oldval (1)
 882         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 883         strexdeq r3, r6, r7, [r2]               @ store newval if eq
 884         teqeq   r3, #1                          @ success?
 885         beq     1b                              @ if no then retry
 886         smp_dmb arm
 887         rsbs    r0, r3, #0                      @ set returned val and C flag
 888         ldmfd   sp!, {r4, r5, r6, r7}
 889         usr_ret lr
 890
 891 #elif !defined(CONFIG_SMP)
 892
 893 #ifdef CONFIG_MMU
 894
 895         /*
 896          * The only thing that can break atomicity in this cmpxchg64
 897          * implementation is either an IRQ or a data abort exception
 898          * causing another process/thread to be scheduled in the middle of
 899          * the critical sequence.  The same strategy as for cmpxchg is used.
 900          */
 901         stmfd   sp!, {r4, r5, r6, lr}
 902         ldmia   r0, {r4, r5}                    @ load old val
 903         ldmia   r1, {r6, lr}                    @ load new val
 904 1:      ldmia   r2, {r0, r1}                    @ load current val
 905         eors    r3, r0, r4                      @ compare with oldval (1)
 906         eoreqs  r3, r1, r5                      @ compare with oldval (2)
 907 2:      stmeqia r2, {r6, lr}                    @ store newval if eq
 908         rsbs    r0, r3, #0                      @ set return val and C flag
 909         ldmfd   sp!, {r4, r5, r6, pc}
 910
 911         .text
 912 kuser_cmpxchg64_fixup:
 913         @ Called from kuser_cmpxchg_fixup.
 914         @ r4 = address of interrupted insn (must be preserved).
 915         @ sp = saved regs. r7 and r8 are clobbered.
 916         @ 1b = first critical insn, 2b = last critical insn.
 917         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 918         mov     r7, #0xffff0fff
 919         sub     r7, r7, #(0xffff0fff - (0xffff0f60 + (1b - __kuser_cmpxchg64)))
 920         subs    r8, r4, r7
 921         rsbcss  r8, r8, #(2b - 1b)
 922         strcs   r7, [sp, #S_PC]
 923 #if __LINUX_ARM_ARCH__ < 6
 924         bcc     kuser_cmpxchg32_fixup
 925 #endif
 926         ret     lr
 927         .previous
 928
 929 #else
 930 #warning "NPTL on non MMU needs fixing"
 931         mov     r0, #-1
 932         adds    r0, r0, #0
 933         usr_ret lr
 934 #endif
 935
 936 #else
 937 #error "incoherent kernel configuration"
 938 #endif
 939
 940         kuser_pad __kuser_cmpxchg64, 64
 941
 942 __kuser_memory_barrier:                         @ 0xffff0fa0
 943         smp_dmb arm
 944         usr_ret lr
 945
 946         kuser_pad __kuser_memory_barrier, 32
 947
 948 __kuser_cmpxchg:                                @ 0xffff0fc0
 949
 950 #if __LINUX_ARM_ARCH__ < 6
 951
 952 #ifdef CONFIG_MMU
 953
 954         /*
 955          * The only thing that can break atomicity in this cmpxchg
 956          * implementation is either an IRQ or a data abort exception
 957          * causing another process/thread to be scheduled in the middle
 958          * of the critical sequence.  To prevent this, code is added to
 959          * the IRQ and data abort exception handlers to set the pc back
 960          * to the beginning of the critical section if it is found to be
 961          * within that critical section (see kuser_cmpxchg_fixup).
 962          */
 963 1:      ldr     r3, [r2]                        @ load current val
 964         subs    r3, r3, r0                      @ compare with oldval
 965 2:      streq   r1, [r2]                        @ store newval if eq
 966         rsbs    r0, r3, #0                      @ set return val and C flag
 967         usr_ret lr
 968
 969         .text
 970 kuser_cmpxchg32_fixup:
 971         @ Called from kuser_cmpxchg_check macro.
 972         @ r4 = address of interrupted insn (must be preserved).
 973         @ sp = saved regs. r7 and r8 are clobbered.
 974         @ 1b = first critical insn, 2b = last critical insn.
 975         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 976         mov     r7, #0xffff0fff
 977         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 978         subs    r8, r4, r7
 979         rsbcss  r8, r8, #(2b - 1b)
 980         strcs   r7, [sp, #S_PC]
 981         ret     lr
 982         .previous
 983
 984 #else
 985 #warning "NPTL on non MMU needs fixing"
 986         mov     r0, #-1
 987         adds    r0, r0, #0
 988         usr_ret lr
 989 #endif
 990
 991 #else
 992
 993         smp_dmb arm
 994 1:      ldrex   r3, [r2]
 995         subs    r3, r3, r0
 996         strexeq r3, r1, [r2]
 997         teqeq   r3, #1
 998         beq     1b
 999         rsbs    r0, r3, #0
1000         /* beware -- each __kuser slot must be 8 instructions max */
1001         ALT_SMP(b       __kuser_memory_barrier)
1002         ALT_UP(usr_ret  lr)
1003
1004 #endif
1005
1006         kuser_pad __kuser_cmpxchg, 32
1007
1008 __kuser_get_tls:                                @ 0xffff0fe0
1009         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
1010         usr_ret lr
1011         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
1012         kuser_pad __kuser_get_tls, 16
1013         .rep    3
1014         .word   0                       @ 0xffff0ff0 software TLS value, then
1015         .endr                           @ pad up to __kuser_helper_version
1016
1017 __kuser_helper_version:                         @ 0xffff0ffc
1018         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
1019
1020         .globl  __kuser_helper_end
1021 __kuser_helper_end:
1022
1023 #endif
1024
1025  THUMB( .thumb  )
1026
1027 /*
1028  * Vector stubs.
1029  *
1030  * This code is copied to 0xffff1000 so we can use branches in the
1031  * vectors, rather than ldr's.  Note that this code must not exceed
1032  * a page size.
1033  *
1034  * Common stub entry macro:
1035  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1036  *
1037  * SP points to a minimal amount of processor-private memory, the address
1038  * of which is copied into r0 for the mode specific abort handler.
1039  */
1040         .macro  vector_stub, name, mode, correction=0
1041         .align  5
1042
1043 vector_\name:
1044         .if \correction
1045         sub     lr, lr, #\correction
1046         .endif
1047
1048         @
1049         @ Save r0, lr_<exception> (parent PC) and spsr_<exception>
1050         @ (parent CPSR)
1051         @
1052         stmia   sp, {r0, lr}            @ save r0, lr
1053         mrs     lr, spsr
1054         str     lr, [sp, #8]            @ save spsr
1055
1056         @
1057         @ Prepare for SVC32 mode.  IRQs remain disabled.
1058         @
1059         mrs     r0, cpsr
1060         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
1061         msr     spsr_cxsf, r0
1062
1063         @
1064         @ the branch table must immediately follow this code
1065         @
1066         and     lr, lr, #0x0f
1067  THUMB( adr     r0, 1f                  )
1068  THUMB( ldr     lr, [r0, lr, lsl #2]    )
1069         mov     r0, sp
1070  ARM(   ldr     lr, [pc, lr, lsl #2]    )
1071         movs    pc, lr                  @ branch to handler in SVC mode
1072 ENDPROC(vector_\name)
1073
1074         .align  2
1075         @ handler addresses follow this label
1076 1:
1077         .endm
1078
1079         .section .stubs, "ax", %progbits
1080 __stubs_start:
1081         @ This must be the first word
1082         .word   vector_swi
1083
1084 vector_rst:
1085  ARM(   swi     SYS_ERROR0      )
1086  THUMB( svc     #0              )
1087  THUMB( nop                     )
1088         b       vector_und
1089
1090 /*
1091  * Interrupt dispatcher
1092  */
1093         vector_stub     irq, IRQ_MODE, 4
1094
1095         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1096         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1097         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1098         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1099         .long   __irq_invalid                   @  4
1100         .long   __irq_invalid                   @  5
1101         .long   __irq_invalid                   @  6
1102         .long   __irq_invalid                   @  7
1103         .long   __irq_invalid                   @  8
1104         .long   __irq_invalid                   @  9
1105         .long   __irq_invalid                   @  a
1106         .long   __irq_invalid                   @  b
1107         .long   __irq_invalid                   @  c
1108         .long   __irq_invalid                   @  d
1109         .long   __irq_invalid                   @  e
1110         .long   __irq_invalid                   @  f
1111
1112 /*
1113  * Data abort dispatcher
1114  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1115  */
1116         vector_stub     dabt, ABT_MODE, 8
1117
1118         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1119         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1120         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1121         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1122         .long   __dabt_invalid                  @  4
1123         .long   __dabt_invalid                  @  5
1124         .long   __dabt_invalid                  @  6
1125         .long   __dabt_invalid                  @  7
1126         .long   __dabt_invalid                  @  8
1127         .long   __dabt_invalid                  @  9
1128         .long   __dabt_invalid                  @  a
1129         .long   __dabt_invalid                  @  b
1130         .long   __dabt_invalid                  @  c
1131         .long   __dabt_invalid                  @  d
1132         .long   __dabt_invalid                  @  e
1133         .long   __dabt_invalid                  @  f
1134
1135 /*
1136  * Prefetch abort dispatcher
1137  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1138  */
1139         vector_stub     pabt, ABT_MODE, 4
1140
1141         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1142         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1143         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1144         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1145         .long   __pabt_invalid                  @  4
1146         .long   __pabt_invalid                  @  5
1147         .long   __pabt_invalid                  @  6
1148         .long   __pabt_invalid                  @  7
1149         .long   __pabt_invalid                  @  8
1150         .long   __pabt_invalid                  @  9
1151         .long   __pabt_invalid                  @  a
1152         .long   __pabt_invalid                  @  b
1153         .long   __pabt_invalid                  @  c
1154         .long   __pabt_invalid                  @  d
1155         .long   __pabt_invalid                  @  e
1156         .long   __pabt_invalid                  @  f
1157
1158 /*
1159  * Undef instr entry dispatcher
1160  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1161  */
1162         vector_stub     und, UND_MODE
1163
1164         .long   __und_usr                       @  0 (USR_26 / USR_32)
1165         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1166         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1167         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1168         .long   __und_invalid                   @  4
1169         .long   __und_invalid                   @  5
1170         .long   __und_invalid                   @  6
1171         .long   __und_invalid                   @  7
1172         .long   __und_invalid                   @  8
1173         .long   __und_invalid                   @  9
1174         .long   __und_invalid                   @  a
1175         .long   __und_invalid                   @  b
1176         .long   __und_invalid                   @  c
1177         .long   __und_invalid                   @  d
1178         .long   __und_invalid                   @  e
1179         .long   __und_invalid                   @  f
1180
1181         .align  5
1182
1183 /*=============================================================================
1184  * Address exception handler
1185  *-----------------------------------------------------------------------------
1186  * These aren't too critical.
1187  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1188  */
1189
1190 vector_addrexcptn:
1191         b       vector_addrexcptn
1192
1193 /*=============================================================================
1194  * FIQ "NMI" handler
1195  *-----------------------------------------------------------------------------
1196  * Handle a FIQ using the SVC stack allowing FIQ act like NMI on x86
1197  * systems.
1198  */
1199         vector_stub     fiq, FIQ_MODE, 4
1200
1201         .long   __fiq_usr                       @  0  (USR_26 / USR_32)
1202         .long   __fiq_svc                       @  1  (FIQ_26 / FIQ_32)
1203         .long   __fiq_svc                       @  2  (IRQ_26 / IRQ_32)
1204         .long   __fiq_svc                       @  3  (SVC_26 / SVC_32)
1205         .long   __fiq_svc                       @  4
1206         .long   __fiq_svc                       @  5
1207         .long   __fiq_svc                       @  6
1208         .long   __fiq_abt                       @  7
1209         .long   __fiq_svc                       @  8
1210         .long   __fiq_svc                       @  9
1211         .long   __fiq_svc                       @  a
1212         .long   __fiq_svc                       @  b
1213         .long   __fiq_svc                       @  c
1214         .long   __fiq_svc                       @  d
1215         .long   __fiq_svc                       @  e
1216         .long   __fiq_svc                       @  f
1217
1218         .globl  vector_fiq_offset
1219         .equ    vector_fiq_offset, vector_fiq
1220
1221         .section .vectors, "ax", %progbits
1222 __vectors_start:
1223         W(b)    vector_rst
1224         W(b)    vector_und
1225         W(ldr)  pc, __vectors_start + 0x1000
1226         W(b)    vector_pabt
1227         W(b)    vector_dabt
1228         W(b)    vector_addrexcptn
1229         W(b)    vector_irq
1230         W(b)    vector_fiq
1231
1232         .data
1233
1234         .globl  cr_alignment
1235 cr_alignment:
1236         .space  4
1237
1238 #ifdef CONFIG_MULTI_IRQ_HANDLER
1239         .globl  handle_arch_irq
1240 handle_arch_irq:
1241         .space  4
1242 #endif